【正确答案】根据真值表，用Verilog HDL设计的电路源程序L14.v如下。

A B C	F
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1	0 0 0 1 1 1 1 1

   module L14(A,B,C,F);
       input    A,B,C;
       output   F;
       reg      F;
   always
     begin
       case({A,B,C})
           'b000:F=1;
           'b001:F=1;
           'b010:F=1;
           'b011:F=1;
           'b100:F=0;
           'b101:F=0;
           'b110:F=1;
           'b111:F=0;
       endcase
     end
   endmodule