单选题
在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（ ）。
A、
Verilog或VHDL等源文件
B、
电路级的网表文件
C、
仿真结果
D、
可烧写的编程文件
【正确答案】
B
【答案解析】
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