【正确答案】VHDL源程序如下：
   LIBRARY IEEE;
   USE IEEE.STD_LOGIC_1164.ALL;
   ENTITY fa_1 IS
     PORT(
         ai, bi, ci: IN STD_LOGIC;
         si, co: OUT STD_LOGIC);
     END fa_1;
   ARCHITECTURE fa_1p OF fa_1 IS
   SIGNAL h: STD_LOGIC;
     BEGIN
          h＜=ai XOR bi;  
          si＜=h XOR ci;
          co＜=(ai AND bi) or (h AND ci);
   END fa_1p;