信号控制端。CPU地址总线为A
15
~A
0
,数据总线为D
15
~D
0
,控制信号为R/
(读/写),
(1)组内地址用A
12
~A
0
; (2)小组译码使用2:4译码器; (3)RAM
1
、RAM
2
各用两片8K×8位的芯片位并联连接,其中一片组成高8位,另一片组成低8位。 (4)用
信号作为2:4译码器的使能控制端,当该信号有效时,译码器工作。 (5)CPU的R/
信号与RAM的
端进行连接。当R/
=1时,存储器执行读操作,当R/
