结构推理
已知某组合电路的真值表如表所示，F为输出。用Verilog HDL的case语句完成电路的设计。
ABCF
0001
0011
0101
0110
1000
1010
1101
1110
【正确答案】根据真值表，用Verilog HDL设计的电路源程序L. v如下。
module L（A，B，C，F）；
input A，B，C；
output F；
reg F；
always
begin
case（｛A，B，C｝）
‘b000：F＝1；
‘b001：F＝1；
‘b010：F＝1；
‘b011：F＝1；
‘b100：F＝0；
‘b101：F＝0；
‘b110：F＝1；
‘b111：F＝0；
endcase
end
endmodule
【答案解析】