【正确答案】(1)半加器的VHDL描述：
   LIBRARY IEEE：
   USE IEEE.STD LOGIC_1164.ALL；
   ENTITY H  ADDER IS
   PORT(A，B：IN STD_LOGIC；
   S0，C0：OUT STD_LOGIC)；
   END H_ADDER：
   ARCHITECTURE ART2 0F H_ADDER IS
   BEGIN
   S0＜=(A 0R B)AND(A NAND B)；
   C0＜=NOT(A NAND B)：
   END ARCHITECTURE ART2：
   (2)全加器的VHDL描述：
   LIBRARY IEEE：
   USE IEEE．STD_LOGIC 1164.AILL：
   ENTITY F ADDER IS
   PORT(AIN，BIN，CIN：IN STD_L0GIC；
   SUM，COUT：OUT STD_LOGIC)：
   END F_ADDER：
   ARCHITECTURE ART3 0F F_ADDER IS
   COMPONENT H_ADDER IS
   PORT(A，B：IN STD_LOGIC；
   SO，C0：OUT STD_LOGIC)；
   END COMPONENT H_ADDER：
   COMPONENT OR2 IS
   PORT(A，B：IN STD_LOGIC；
   C：OUT STD LOGIC)；
   END COMPONENTOR2：
   SIGNAL S1，S2，S3：STD_LOGIC；
   BEGIN
   U1：H_ADDER PORT MAP(A=＞AIN，B=＞BIN，CO=＞S1，SO=＞S2)；
   U2：H_ADDER PORT MAP(A=＞S2，B=＞CIN，SO=＞SUM，CO=＞S3)；
   U3：OR2 PORT MAP(A=＞S1，B=＞S3，C=＞COUT)；
   END ART3：

【答案解析】掌握VHDL的基本元素、语句及其基本结构，能够根据逻辑要求
   编写VHDL程序，这是对一种编程语言的最基本要求。