填空题
一个完整的Verilog HDL设计模块包括
1
、
2
、
3
和
4
4个部分。
1、
2、
3、
4、
【正确答案】
1、端口定义, 2、I/O声明, 3、信号类型声明, 4、功能描述
【答案解析】
提交答案
关闭