【正确答案】依题意得到电路的真值表如下表所示 AB 000111 011011 101101 111110 其中,A、B是电路的输入; 是输出，低电平有效。 根据真值表用Verilog HDL的case语句完成电路的设计的源程序L. v如下。 module L6（A，B，YON，YlN，YZN，Y3N)； input A，B； output YON，Y 1N，Y2N，Y3N； reg YON，YiN，Y2N，Y3 N； always @（A or B) begin case（｛A，B｝） ‘b00：｛Y0N，Y1N，Y2N，Y3N｝＝‘b0111； ‘b01：｛Y0N，Y1N，Y2N，Y3N｝＝‘b1011； ‘b10：｛Y0N，Y1N，Y2N，Y3N｝＝‘b1101； ‘b11：｛Y0N，Y1N，Y2 N，Y3N｝＝‘b1110； endcase end endmodule 在源程序中，用YON,YlN,Y2N和Y3N表示4个低电平有效的输出端口