问答题 用VHDL语言编写时序电路，指明各引脚作用，及电路的功能。
【正确答案】D触发器，功能表如表5-32所示。
   
表5-32 功能表
数据输入端
时钟输入端
数据输出端
d
clk
qn+1
×
0
不变
×
1
不变
0
↑
0
1
↑
1
【答案解析】
【正确答案】J-K触发器。
【答案解析】
【正确答案】六进制计数器，该计数器由三个触发器构成，clr端用于清零，en端用于控制计数器工作(计数允许端)，clk为时钟脉冲(计数脉冲)输入端，qa，qb，qc为计数器的三位二进制输出端。
【答案解析】