单选题 用Verilog HDL设计异步清除的计数器时，在always语句的敏感参数表中(    )。
   A．需要列出时钟信号和清除信号标识符的有效边沿
   B．只需要列出时钟信号标识符的有效边沿
   C．只需要列出时钟清除信号标识符的有效边沿
   D．需要列出时钟清除信号或者时钟信号标识符的有效边沿