单选题用Verilog HDL设计同步清除的计数器时，在always语句的敏感参数表中( )。 A．需要列出时钟信号和清除信号标识符的有效边沿 B．只需要列出时钟信号标识符的有效边沿 C．只需要列出时钟清除信号标识符的有效边沿 D．只需要列出时钟清除信号或者时钟信号标识符的有效边沿
单选题RLC并联谐振电路中，若R和C不变，减小L的值，则谐振频率将( )。 A．增大 B．减小 C．不变
单选题欲将二输入端的与非门、异或门、或非门作非门使用，其多余输入端的接法可依次是( )。 A．接高电平、接高电平、接低电平 B．接高电平、接低电平、接低电平 C．接高电平、接高电平、接高电平 D．接低电平、接低电平、接低电平
单选题下列触发器中，没有约束条件的是( )触发器。 A．基小RS B．主从RS C．钟控RS D．边沿D
单选题RL电路的时间常数( )。 A．与R、L成正比 B．与R、L成反比 C．与R成反比，与L成正比 D．与R成正比，与L成反比
单选题
用绕接的方法连接导线时，对导线的要求是（ ）
A、单芯线 B、多股细线 C、多股硬线
单选题
在图示电路中，当开关S由闭合变为断开时，灯泡将
A、变亮 B、变暗 C、熄灭
单选题两个2位二进制数A和B进行数值比较，用来表示A＞B的逻辑函数中包括的最小项个数为： A．5个 B．6个 C．7个 D．9个
单选题
可以用来暂时存放数据的器件是（ ）。
A、计数器
B、寄存器
C、全加器
D、序列信号检测器
单选题动态随机存储器DRAM是依靠( )来存储信息的。 A．触发器 B．MOS管的输入电容 C．MOS管的输入电阻 D．RC电路
单选题
在图示由CMOS门电路构成的单稳态电路中，静态时v1、v2、v3及v4的状态应是：
A、1001；
B、0101；
C、1000；
D、0001．
单选题采用压流源等效变换的方法化简电路时，“等效”是指对电路中的______在变换前后等效，而对其他部分不等效。 A．不参与变换的电路部分(外电路) B．参与变换的电路部分(内电路)
单选题在题图所示的对称三相电路中，若Z=(21+j15)Ω，Zl=(1+j1)Ω。则线电流等于______A。
单选题
若4位二进制加法计数器正常工作时，由0000状态开始计数，则经过43个输入计数脉冲后，计数器的状态应是（ ）。
A、0011
B、1011
C、1101
D、1110
单选题
3位十进制(BCD编码)D/A转换器的分辨率是（ ）。
A、1/3
B、1/10
C、1/999
D、1/1000
单选题当理想变压器二次侧开路时，一次侧相当于______；当理想变压器二次侧短路时，一次侧相当于______。
单选题RLC串联电路诣振时，应满足( )。 A．XL=XC=0 B．XL=XC C．R=XL+XC D．R+XL+XC=0
单选题
两输入变量A、B的逻辑门的输出、输入如下图所示，根据输出波形F，应该属于（ ）。
A、与非门
B、或非门
C、同或门
D、与门
单选题verilog HDL的标识符可以是字母，数字和下划线“_”等符号组成的任意序列，但首字符不能是( )。 A．大写字母 B．小写字母 C．数字 D．下划线“_”
单选题下列电路中，属于组合逻辑电路的是______。 A．计数器 B．寄存器 C．数据选择器 D．触发器