已选分类
工学计算机科学与技术
试题题型
问答题主存储器的地址寄存器和数据寄存器各自的作用是什么?设一个1MB容量的存储器，字长为32位，问：
1)按字节编址，地址寄存器和数据寄存器各几位?编址范围为多大?
2)按字编址，地址寄存器和数据寄存器各几位?编址范围为多大?
问答题某16位计算机中，带符号整数用补码表示，数据Cache和指令Cache分离。表1给出了指令系统中部分指令格式，其中Rs和Rd表示寄存器，mem表示存储单元地址，(x)表示寄存器x或存储单元x的内容。
该计算机采用5段流水方式执行指令，各流水段分别是取指IF、译码/读寄存器ID、执行/计算有效地址EX、访问存储器M、结果写回寄存器WB，流水线采用“按序发射，按序完成”方式，没有采用转发技术处理数据相关，并且同一寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题。
{{B}}表1
指令系统中部分指令格式{{/B}}
名 称
指令的汇编格式
指令功能
加法指令
ADD Rs，Rd
(Rs)+(Rd)→Rd
算术左移
SHL Rd
2*(Rd)→Rd
算术右移
SHR Rd
(Rd)/2→Rd
取数指令
LOAD Rd，mem
(mem)→Rd
存数指令
STORE Rs，mem
(Rs)→mem
问答题某指令流水线分为五级，分别完成取址(IF)、译码并取数(ID)、执行(EX)、访存(MEM)、写结果(WR)。设完成各阶段操作的时间依次为：90ns，60ns，70ns，100ns，50ns。试问：流水线的时钟周期应取何值?若第一条和第二条指令发生数据相关，第二条指令需推迟多少时间才能不发生错误?若相邻两条指令发生数据相关，而不推迟第二条指令的执行可采取什么措施?
问答题某机采用微程序控制方式，水平型编码控制的微指令格式，断定方式。共有微命令30个，构成4个互斥类，各包含5个、8个、14个和3个微命令，外部条件共3个。
(1)若采用字段直接编码方式和直接控制方式，微指令的操作控制字段各取几位?
(2)假设微指令字长为24位，设计出微指令的具体格式。
(3)在(2)的情况下，控制存储器允许的最大容量为多少?
问答题假定硬盘传输数据以32位的字为单位，传输速率为1MB/s。CPU的时钟频率为50MHz。
问答题假定在一个8位字长的计算机中运行如下类C程序段： unsigned int
x=134; unsigned int y=246; int m=x;
int n=y; unsigned int z1=x-y; unsigned
int z2=x+y; int k1=m-n; int k2=m+n;
若编译器编译时将8个8位寄存器R1～R8分别分配至变量x、y、m、n、z1、z2、k1和k2，则回答下列问题(提示：带符号整数用补码表示)：
问答题下图为某计算机主机示意图，各部分之间的连线表示数据通路，数据传送方向如箭头所示。(1)给出图中寄存器A、B、C、D的名称。(2)简述取指令的数据通路。(3)简述取数指令LOADX的数据通路(完成功能(X)→AC，其中X为主存地址，由指令的地址码字段给出)。(4)简述存数指令STOREX的数据通路(完成功能(AC)→X，其中X为主存地址，由指令的地址码字段给出)。(5)简述加法指令ADDX的数据通路(完成功能(X)+(AC)→AC，其中X为主存地址，由指令的地址码字段给出)。
问答题设某计算机有4级中断A、B、C、D，其硬件排队优先级次序为A＞B＞C＞D。下表列出了执行每级中断服务程序所需的时间。
{{B}}执行每级中断服务程序所需的时间{{/B}}
中断服务程序
所需时间
A
5μs
B
15μs
C
3μs
D
12μs
如果以执行中断服务程序的时间作为确定中断优先级的尺度(时间越短优先级越高)，试问
问答题某计算机的存储器容量为64K×8位，其片选信号为M，接有8片8K×8位的存储芯片。
问答题某机器采用微程序技术设计控制器。已知每一条机器指令的执行过程均可由8条微指令组成的微程序来完成，该机器的指令系统采用6位定长操作码格式，控制存储器至少应能容纳多少条微指令?如何确定机器指令操作码与各指令的微程序入口地址的对应关系，请给出具体方案。
问答题假定X=0.0110011×211，Y=0.1101101×2-10(此处的数均为二进制)，计算X×Y。
问答题接口按数据传输宽度分为哪几类?按操作的节拍分为哪几类?按信息传送的控制方式分为哪几类?
问答题在一个36位长的指令系统中，设计一个扩展操作码，使之能表示下列指令：
问答题微机A和B采用不同主频的CPU芯片，片内逻辑电路完全相同。若A机的CPU主频为8MHz，平均指令执行速度为0.4MIPS，则A机的平均指令周期为多少?若B机的CPU主频为12MHz，B机的平均指令执行速度为多少?
问答题Cachce—MM两级存储器采用组相联映像(组间直接，组内全相联)，要求Cache的每一块可在一个主存的存储周期内读出。(1)已知主存为模块交叉，每个存储模块宽度为8个字节，则块的大小是多少?(2)若Cache容量为512B，共分为2个组，主存容量是Cache容量的2048倍，则主存区号是多少位?区内组号是多少位?组内块号是多少位?块内地址是多少位?每次进行MM→Cache的地址变换时，需要参与相联比较的位数是多少位?(3)若Cache—MM地址变换表的内容如下表所示，当CPU访问主存的地址分别为19318H和0EDCBAH时，问是否能命中Cache?若能命中，用十六进制数写出相应的Cache地址。
问答题模型机数据通路结构由CPU内总线、算逻运算部件ALU、输入选择器A和B、输出移位器、通用寄存器R0～R3、暂存器C和D、地址寄存器MAR、数据缓冲寄存器MDR、指令寄存器IR、程序计数器PC、堆栈指针SP组成。
1．模型机传送指令MOV(R0)，(SP)+；其源采用自增型寄存器间址，目的采用寄存器间址。用寄存器传送语句(如PC→MAR)拟出该指令的流程。
2．转移指令JMP X(PC)；转移地址采用相对寻址，位移量存放在现行指令所在单元的下一个单元中，以位移量地址为基准进行转移。该指令的流程如下。读懂该流程，并为每个括号选择一个正确答案。
取指周期FT：M→IR IR的内容为______
PC+1→PC PC的内容为______
执行周期ET：PC→MAR MAR的内容为______
M→MDR→C C的内容为______
PC+C→PC、MAR MAR的内容为______
①现行指令 ②下条指令 ③源操作效 ④位移量
⑤源地址 ⑥位移量地址 ⑦现行指令地址 ⑧转移地址
问答题微机A和B是采用不同主频的CPU芯片，片内逻辑电路完全相同。
问答题用74LSl81，74LSl82中规模集成电路芯片组成一个三级全先行进位的40位ALU，要求：
1．画出该ALU的组成逻辑图(图中与进位无关的引脚可以省略)，要求使用的芯片数最省；
2．请详细说明各级的分级方案，并进一步解释你为什么要采用这样的方案?
问答题现有一计算机字长32位(D
31
～D
0
)，数符位是第31位。
对于二进制1000 1111 1110 1111 1100 0000 0000 0000，
问答题设某机主存容量为16MB，按字节寻址。Cache容量为16KB。每字块有8个字，每个字32位。设计一个4路组相联映射(即Cache每组内共有4个字块)的Cache组织，要求如下：