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工学计算机科学与技术
试题题型
问答题用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为8个存储单元，问：(1)当CPU按虚地址1去访问主存时主存的实地址码是多少?(2)当CPU按虚地址2去访问主存时主存的实地址码是多少?(3)当CPU按虚地址3去访问主存时主存的实地址码是多少?页号该页在主存中的起始地址3342000253800079600066000044000015800005500003070000
问答题某计算机的CPU主频为500MHz，所连接的某外设的最大数据传输率为20kB/s，该外设接口中有一个16位的数据缓存器，相应的中断服务程序的执行时间为500个时钟周期。请回答下列问题：
问答题设某计算机有变址寻址、间接寻址和相对寻址等寻址方式，一个指令字长等于一个存储字。设当前指令的地址码部分为001AH，正在执行的指令所在地址为1F05H，变址寄存器中的内容为23A0H。已知存储器的部分地址及相应内容如下表所示。
地 址
内 容
地 址
内 容
001AH
23A0H
23A0H
2600H
1F05H
2400H
23BAH
1748H
1F1FH
2500H
(1)当执行取数指令时，如为变址寻址方式，取出的数为多少?
(2)如为间接寻址，取出的数为多少?
(3)设计算机每取一个存储字PC自动加1，转移指令采用相对寻址，当执行转移指令时，转移地址为多少?若希望转移到23A0H，则指令的地址码部分应设为多少?
问答题某16位计算机所使用的指令格式和寻址方式如下图所示，该机有一个20位基址寄存器，16个16位通用寄存器。指令汇编格式中的S(源)、D(目标)都是通用寄存器，M是主存中的一个单元。三种指令的操作码分别是MOV(OP)=(A)H，STA(OP)=(1B)H，LDA(OP)=(3C)H。MOV是传送指令，STA为写数指令，LDA为读数指令，如下图所示。要求：(1)分析三种指令的指令格式与寻址方式特点。(2)CPU完成哪一种操作所花的时间最短?哪一种操作所花时间最长?第二种指令的执行时间有时会等于第三种指令的执行时间吗?(3)下列情况下每个十六进制指令字分别代表什么操作?其中如果有编码不正确，如何改正才能成为合法指令?①(F0F1)H(3CD2)H②(2856)H③(6DC6)H④(1C2)H
问答题指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器堆(WB)5个过程段，共有12条指令连续输入此流水线。
问答题某16位微型机主存地址码为24位，使用1M×1位的DRAM芯片组成，存储周期为0.1μs，请问该机所允许的最大主存空间是多少?需用多少片DRAM芯片?若采用异步刷新方式，设存储元刷新最大间隔时间不超过8ms，则刷新定时信号的间隔时间是多少?
问答题在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：
1 typedef int array a[2][2]; 2
3 void transposel(array dst, array src)
4 { 5 int i, j;
6 for(i=0; i＜2; i++){ 7
for(j=0; j＜2j;j++){ 8
dst[j][i]=src[i][j]; 9
} 10 } 11 }
假设在一台具有如下属性的机器上运行这段代码： ·sizeof(int)==4。
·src数组从地址0开始，dst数组从地址16开始(十进制)。
·只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。
·这个高速缓存总的大小为16个数据字节，一始是空的。
·对src和dst数组的访问分别是读和写不命中的唯一来源。 问题如下：
问答题字长为16位的某计算机，其主存容量为64KB，采用单字长单地址指令，共有64条指令。请解决以下问题：
(1)系统采用立即寻址，请给出指令的设计格式。
(2)系统采用直接寻址，请给出指令的设计格式。
(3)系统采用基址寻址，请给出指令的设计格式。
(4)系统采用相对寻址，请给出指令的设计格式。
问答题某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用4路组相联方式，块大小为64Byte。每块设置了1位有效位“脏(Dirty)”位。要求：
(1)分别指出主存地址中标记(Tag)、组号(Index)和块内地址(Offset)三部分的位置和位数。
问答题假定X=0.0110011×211，Y=0.1101101×2-10(此处的数均为二进制)。
(1)浮点数阶码用4位移码、尾数用8位原码表示(含符号位)，写出该浮点数能表示的绝对值最大、最小的(正数和负数)数值；
(2)写出X、Y正确的浮点数表示(注意，此处预设了个小陷阱)； (3)计算X+Y。
问答题设RAM存储器芯片的容量为16K×8位，ROM存储器芯片的容量为32K×8位。若用这两种芯片构成128K×16位的存储器，其中RAM为64K×16位，起始地址为0000H。请问：
问答题某机字长为16位，采用定长指令格式，指令长度为16位，包含32条双地址指令、64条单地址指令和4条无操作数指令；每个地址字段占5位，请给出该机指令系统的操作码设计方案。
问答题假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50ns，主存存取周期为200ns(设每次访问时，Cache访问与主存访问并发进行，如(Cache命中则中断主存的访问)。求：
(1)Cache的命中率。
(2)平均访问时间。
(3)cache-主存系统的效率。
问答题假设有一个计算机工程师想要设计一个新的CPU，其中运行的一个典型程序的核心模块有一百万条指令，每条指令执行时间为100ps。请回答下面两个问题：
问答题根据操作数所在位置，指出其寻址方式(填空)：
(1)操作数在寄存器中，为______寻址方式。
(2)操作数地址在寄存器，为______寻址方式。
(3)操作数在指令中，为______寻址方式。
(4)操作数地址(主存)在指令中，为______寻址方式。
(5)操作数的地址为某一寄存器内容与位移量之和，可以是______寻址方式。
问答题已知两个实数x=-68，y=-8.25，它们在C语言中定义为float型变量，分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是32位的寄存器。请问(要求用十六进制表示二进制序列)：
问答题某机字长16位，使用四片74181组成算术/逻辑运算单元，设最低位序号标注为第0位。
(1)写出第5位的进位信号C6的逻辑表达式；
(2)估算产生C6所需的最长时间； (3)估算最长求和时间。
问答题假设有一个具有如下属性的系统： ·存储器是字节寻址。
·存储器访问是对1字节字(而不是4字节字)。 ·地址宽13位。
·高速缓存是4路组相联的(E=4)，块大小为4字节(B=4)，有8个组(S=8)。
考虑下面的高速缓存状态。所有地址、标记和值都以十六进制表示。每组有4行，索引列包含组索引；标记列包含每一行的标记值；V列包含每一行的有效位；字节0～3列包含每一行的数据，标号从左向右，字节0在左边。
索引
标记V
字节0～3
标记V
字节0～3
标记V
字节0～3
标记V
字节0～3
01234567
F0 1BC 0BC 1BE 07E 198 038 08A 1
ED 32 0A A203 3E CD 3854 9E 1E FA2F 7E 3D A832 21
1C 2CA9 76 2B EE5D 4D F7 DA04 2A 32 6A
8A 1A0 0B6 1C0 18A 154 0BC 19E 0
BF 80 1D FC16 7B ED 5ADC 81 B2 1427 95 A4 7422 C2
DC 34BC 91 D5 9269 C2 8C 74B1 86 56 0E
14 1BC 100 0C4 0BC 198 18A 1CC 1
EF 09 86 2A8E 4C DF 18B6 1F 7B 4407 11 6B D8BA DD
37 D880 BA 9B F6A8 CE 7F DA96 30 47 F2
BC 0E4 174 0BC 0DC 0BC 138 1BC 1
25 44 6F 1AFB B7 12 0210 F5 88 2EC7 87 AF C2E7 A2
39 BA48 16 81 0AFA 93 E8 48F8 1D 42 30
问答题设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。每字块8个字，每字32位。设计一个4路组相联映射的Cache组织。
问答题已知某8位机的主存采用半导体存储器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：
(1)若每个模块条为32K×8位，共需几个模块条?
(2)每个模块内共有多少片RAM芯片?
(3)主存共需多少RAM芯片?CPU如何选择各模块条?