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工学计算机科学与技术
试题题型
问答题设主存容量为256K字，Cache容量为2K字，块长为4字。
问答题1991年2月25日，海湾战争中，美国在沙特阿拉伯的达摩地区设置了爱国者导弹，用以拦截伊拉克的飞毛腿导弹，结果失败了，致使飞毛腿导弹击中了美国的一个兵营，造成28名士兵死亡。拦截失败的原因是由于一个浮点数的精度问题造成的。爱国者导弹系统中有一个内置时钟，用计数器实现，每隔01s计数一次。程序用0.1乘以计数器的值得到以秒为单位的实际。0.1的二进制表示是一个无限循环序列：0.00011[0011]B(方括号中的序列是重复的)。请问：
问答题设某机有5级中断L0、L1、L2、L3、L4，其中断响应优先次序为L0最高、L1次之、…、L4最低。现在要求将中断处理次序改为L1→L3→L0→L4→L2，试问：
(1)下表中各级中断处理程序的各中断级屏蔽值如何设置(每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽)?
中断处理程序
中断处理级屏蔽位
L0
L1
L2
L3
L4
L0
L1
L3
L4
(2)若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。
问答题已知两个实数x=-68，y=8.25，它们在C语言中定义为float型变量，分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是32位的寄存器。请问(要求用十六进制表示二进制序列)：
问答题设主存储器容量为64K×32位，并且指令字长、存储字长、机器字长三者相等。写出如图所示各寄存器的位数，并指出哪些寄存器之间有信息通路。细化的计算机组成框图
问答题相对于微程序控制器，硬布线控制器的特点是
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问答题一个1K×4位的动态RAM芯片，若其内部结构排列成64×64形式，且存取周期为0.1μs。
问答题一处理器中共有32个寄存器，使用16位立即数，其指令系统结构中共有142条指令。在某个给定的程序中，20%的指令需要一个输入寄存器和一个输出寄存器；30%的指令带有两个输入寄存器和一个输出寄存器；25%的指令带有一个输入寄存器、一个输出寄存器、一个立即数寄存器；其余25%的指令带有一个立即数输入寄存器和一个输出寄存器。
问答题一个1K×4位的动态RAM芯片，若其内部结构排列成64×64形式，且存取周期为0.1μs，刷新周期为2ms。
问答题下列因素中，与Cache的命中率无关的是
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问答题CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns。设主存与Cache同时访问，试问：
问答题设主存容量为1GB，虚存容量为4GB，页面大小为4KB。
问答题现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns、100ns、80ns、50ns。试问：
问答题CPU内部一般包含PC、AR、DR、IR等几个寄存器以及若干个通用寄存器。下图是指令LADR0，(X)的指令流程图，其功能是将主存X号单元的数据取到．R0寄存器中，图中的M表示主存。(1)请结合CPU的组成与微程序控制器的相关知识完成该指令流程图中未完成的部分。(2)重新画出当源操作数为间接寻址时的指令流程图。
问答题某一单流水线处理机．包含取指、译码、执行3个功能段。取指、译码各需1T：在执行段，MOV操作需2T，ADD操作需3T，MUL操作需4T；各操作在1T内取数，在最后1T写结果。执行下面的程序后按要求分析指令流水线的功能。
k： MOV R1，R0； R1←(R0)
k+1： MOV R0．R2，R1； RO←(R1)*(R0)
k+2： MOV R0，R2，R1； RO←(R2)+(R3)
(1)设计并画出流水线功能段的结构图。
(2)考虑指令数据相关性，设计并画出指令执行过程流水线的时空图。
(3)为了加快速度，可以采取哪些改进措施。
问答题计算机硬件系统由哪几个功能部件组成?每个部件完成的主要功能是什么?
问答题一个C语言程序在一台32位机器上运行。程序定义了三个变量x、y和z，其中x和z为int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是
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A．x=0000007FH，y=FFF9H，z=00000076H
B．x=0000007FH，y=FFF9H，z=FFFF0076H
C．x=0000007FH，y=FFF7H，z=FFFF0076H
D．x=0000007FH，y=FFF7H，z=00000076H
问答题在显示适配器中，用于存放显示信息的存储器称为刷新存储器，它的重要性能指标是带宽。具体工作中，显示适配器的多个功能部分要争用刷新存储器的带宽。设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功能，且采用分辨率为1024×768像素，颜色深度为3B，刷新频率为72Hz的工作方式。
问答题下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态数据寄存器和其他四个寄存器：主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR，各部件及其之间的连线表示数据通路，箭头表示信息传递方向。要求：(1)请写出图中a、b、c、d四个寄存器的名称。(2)简述图中指令从主存取到控制器的过程。(3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。
问答题说明段表的组成与逻辑段地址到内存物理地址的变换。