问答题微机A和B采用不同主频的CPU芯片，片内逻辑电路完全相同。若A机的CPU主频为8MHz，平均指令执行速度为0.4MIPS，则A机的平均指令周期为多少?若B机的CPU主频为12MHz，B机的平均指令执行速度为多少?
问答题Cachce—MM两级存储器采用组相联映像(组间直接，组内全相联)，要求Cache的每一块可在一个主存的存储周期内读出。(1)已知主存为模块交叉，每个存储模块宽度为8个字节，则块的大小是多少?(2)若Cache容量为512B，共分为2个组，主存容量是Cache容量的2048倍，则主存区号是多少位?区内组号是多少位?组内块号是多少位?块内地址是多少位?每次进行MM→Cache的地址变换时，需要参与相联比较的位数是多少位?(3)若Cache—MM地址变换表的内容如下表所示，当CPU访问主存的地址分别为19318H和0EDCBAH时，问是否能命中Cache?若能命中，用十六进制数写出相应的Cache地址。
问答题模型机数据通路结构由CPU内总线、算逻运算部件ALU、输入选择器A和B、输出移位器、通用寄存器R0～R3、暂存器C和D、地址寄存器MAR、数据缓冲寄存器MDR、指令寄存器IR、程序计数器PC、堆栈指针SP组成。
1．模型机传送指令MOV(R0)，(SP)+；其源采用自增型寄存器间址，目的采用寄存器间址。用寄存器传送语句(如PC→MAR)拟出该指令的流程。
2．转移指令JMP X(PC)；转移地址采用相对寻址，位移量存放在现行指令所在单元的下一个单元中，以位移量地址为基准进行转移。该指令的流程如下。读懂该流程，并为每个括号选择一个正确答案。
取指周期FT：M→IR IR的内容为______
PC+1→PC PC的内容为______
执行周期ET：PC→MAR MAR的内容为______
M→MDR→C C的内容为______
PC+C→PC、MAR MAR的内容为______
①现行指令 ②下条指令 ③源操作效 ④位移量
⑤源地址 ⑥位移量地址 ⑦现行指令地址 ⑧转移地址
问答题微机A和B是采用不同主频的CPU芯片，片内逻辑电路完全相同。
问答题用74LSl81，74LSl82中规模集成电路芯片组成一个三级全先行进位的40位ALU，要求：
1．画出该ALU的组成逻辑图(图中与进位无关的引脚可以省略)，要求使用的芯片数最省；
2．请详细说明各级的分级方案，并进一步解释你为什么要采用这样的方案?
问答题现有一计算机字长32位(D
31
～D
0
)，数符位是第31位。
对于二进制1000 1111 1110 1111 1100 0000 0000 0000，
问答题设某机主存容量为16MB，按字节寻址。Cache容量为16KB。每字块有8个字，每个字32位。设计一个4路组相联映射(即Cache每组内共有4个字块)的Cache组织，要求如下：
问答题用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为8个存储单元，问：(1)当CPU按虚地址1去访问主存时主存的实地址码是多少?(2)当CPU按虚地址2去访问主存时主存的实地址码是多少?(3)当CPU按虚地址3去访问主存时主存的实地址码是多少?页号该页在主存中的起始地址3342000253800079600066000044000015800005500003070000
问答题某计算机的CPU主频为500MHz，所连接的某外设的最大数据传输率为20kB/s，该外设接口中有一个16位的数据缓存器，相应的中断服务程序的执行时间为500个时钟周期。请回答下列问题：
问答题设某计算机有变址寻址、间接寻址和相对寻址等寻址方式，一个指令字长等于一个存储字。设当前指令的地址码部分为001AH，正在执行的指令所在地址为1F05H，变址寄存器中的内容为23A0H。已知存储器的部分地址及相应内容如下表所示。
地 址
内 容
地 址
内 容
001AH
23A0H
23A0H
2600H
1F05H
2400H
23BAH
1748H
1F1FH
2500H
(1)当执行取数指令时，如为变址寻址方式，取出的数为多少?
(2)如为间接寻址，取出的数为多少?
(3)设计算机每取一个存储字PC自动加1，转移指令采用相对寻址，当执行转移指令时，转移地址为多少?若希望转移到23A0H，则指令的地址码部分应设为多少?
问答题某16位计算机所使用的指令格式和寻址方式如下图所示，该机有一个20位基址寄存器，16个16位通用寄存器。指令汇编格式中的S(源)、D(目标)都是通用寄存器，M是主存中的一个单元。三种指令的操作码分别是MOV(OP)=(A)H，STA(OP)=(1B)H，LDA(OP)=(3C)H。MOV是传送指令，STA为写数指令，LDA为读数指令，如下图所示。要求：(1)分析三种指令的指令格式与寻址方式特点。(2)CPU完成哪一种操作所花的时间最短?哪一种操作所花时间最长?第二种指令的执行时间有时会等于第三种指令的执行时间吗?(3)下列情况下每个十六进制指令字分别代表什么操作?其中如果有编码不正确，如何改正才能成为合法指令?①(F0F1)H(3CD2)H②(2856)H③(6DC6)H④(1C2)H
问答题指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器堆(WB)5个过程段，共有12条指令连续输入此流水线。
问答题某16位微型机主存地址码为24位，使用1M×1位的DRAM芯片组成，存储周期为0.1μs，请问该机所允许的最大主存空间是多少?需用多少片DRAM芯片?若采用异步刷新方式，设存储元刷新最大间隔时间不超过8ms，则刷新定时信号的间隔时间是多少?
问答题在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：
1 typedef int array a[2][2]; 2
3 void transposel(array dst, array src)
4 { 5 int i, j;
6 for(i=0; i＜2; i++){ 7
for(j=0; j＜2j;j++){ 8
dst[j][i]=src[i][j]; 9
} 10 } 11 }
假设在一台具有如下属性的机器上运行这段代码： ·sizeof(int)==4。
·src数组从地址0开始，dst数组从地址16开始(十进制)。
·只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。
·这个高速缓存总的大小为16个数据字节，一始是空的。
·对src和dst数组的访问分别是读和写不命中的唯一来源。 问题如下：
问答题字长为16位的某计算机，其主存容量为64KB，采用单字长单地址指令，共有64条指令。请解决以下问题：
(1)系统采用立即寻址，请给出指令的设计格式。
(2)系统采用直接寻址，请给出指令的设计格式。
(3)系统采用基址寻址，请给出指令的设计格式。
(4)系统采用相对寻址，请给出指令的设计格式。
问答题某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用4路组相联方式，块大小为64Byte。每块设置了1位有效位“脏(Dirty)”位。要求：
(1)分别指出主存地址中标记(Tag)、组号(Index)和块内地址(Offset)三部分的位置和位数。
问答题假定X=0.0110011×211，Y=0.1101101×2-10(此处的数均为二进制)。
(1)浮点数阶码用4位移码、尾数用8位原码表示(含符号位)，写出该浮点数能表示的绝对值最大、最小的(正数和负数)数值；
(2)写出X、Y正确的浮点数表示(注意，此处预设了个小陷阱)； (3)计算X+Y。
问答题设RAM存储器芯片的容量为16K×8位，ROM存储器芯片的容量为32K×8位。若用这两种芯片构成128K×16位的存储器，其中RAM为64K×16位，起始地址为0000H。请问：
问答题某机字长为16位，采用定长指令格式，指令长度为16位，包含32条双地址指令、64条单地址指令和4条无操作数指令；每个地址字段占5位，请给出该机指令系统的操作码设计方案。
问答题假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50ns，主存存取周期为200ns(设每次访问时，Cache访问与主存访问并发进行，如(Cache命中则中断主存的访问)。求：
(1)Cache的命中率。
(2)平均访问时间。
(3)cache-主存系统的效率。