问答题CPU内部一般包含PC、AR、DR、IR等几个寄存器以及若干个通用寄存器。下图是指令LADR0，(X)的指令流程图，其功能是将主存X号单元的数据取到．R0寄存器中，图中的M表示主存。(1)请结合CPU的组成与微程序控制器的相关知识完成该指令流程图中未完成的部分。(2)重新画出当源操作数为间接寻址时的指令流程图。
问答题某一单流水线处理机．包含取指、译码、执行3个功能段。取指、译码各需1T：在执行段，MOV操作需2T，ADD操作需3T，MUL操作需4T；各操作在1T内取数，在最后1T写结果。执行下面的程序后按要求分析指令流水线的功能。
k： MOV R1，R0； R1←(R0)
k+1： MOV R0．R2，R1； RO←(R1)*(R0)
k+2： MOV R0，R2，R1； RO←(R2)+(R3)
(1)设计并画出流水线功能段的结构图。
(2)考虑指令数据相关性，设计并画出指令执行过程流水线的时空图。
(3)为了加快速度，可以采取哪些改进措施。
问答题计算机硬件系统由哪几个功能部件组成?每个部件完成的主要功能是什么?
问答题一个C语言程序在一台32位机器上运行。程序定义了三个变量x、y和z，其中x和z为int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是
____
。
A．x=0000007FH，y=FFF9H，z=00000076H
B．x=0000007FH，y=FFF9H，z=FFFF0076H
C．x=0000007FH，y=FFF7H，z=FFFF0076H
D．x=0000007FH，y=FFF7H，z=00000076H
问答题在显示适配器中，用于存放显示信息的存储器称为刷新存储器，它的重要性能指标是带宽。具体工作中，显示适配器的多个功能部分要争用刷新存储器的带宽。设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功能，且采用分辨率为1024×768像素，颜色深度为3B，刷新频率为72Hz的工作方式。
问答题下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态数据寄存器和其他四个寄存器：主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR，各部件及其之间的连线表示数据通路，箭头表示信息传递方向。要求：(1)请写出图中a、b、c、d四个寄存器的名称。(2)简述图中指令从主存取到控制器的过程。(3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。
问答题说明段表的组成与逻辑段地址到内存物理地址的变换。
问答题下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字(字长18位)，数据存储器DM最大容量是65536字(字长16位)。各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令，但图中未标出。设处理机格式为：加法指令可写为“ADDX(R1)”。其功能是(AC0)+((Ri)+X)→AC1，其中((Ri)+X)部分通过寻址方式指向数据存储器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。
问答题如果在一个CPU周期中要产生3个脉冲T1=200ns，T2=400ns，T3=200ns，试画出时序产生器逻辑图。
问答题某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间(忽略各功能段之间的缓存时间)分别为90ns、80ns、70ns和60ns，则该计算机的CPU时钟周期至少是
____
。
问答题某16位机器所使用的指令格式和寻址方式如下图所示，该机有4个20位基址寄存器，16个16位通用寄存器(可用做变址寄存器)。指令汇编格式中的S(源)、D(目标)都是通用寄存器，M是主存的一个单元。3种指令的操作码分别是MOV(OP)=(A)H，STA(OP)=(1B)H，LDA(OP)=(3C)H。MOV为传送指令，STA为写数指令，LDA为读数指令。某16位机器所使用
问答题磁盘机由6个盘片组成，其中专设1个盘面为伺服面，其他的盘面作为记录数据的盘面。盘存储区域内直径为6.1cm，外直径为12.9cm，道密度为220tpm，位密度为6000bpm，平均寻道时间为10ms，磁盘转速为7200rpm。假定π=3，试计算：
(1)数据盘面数和柱面数；
(2)盘组容量是多少字节?
(3)数据传输率是多少字节/秒?
(4)从任一磁道读取80000个字节数据的平均存取时间是多少?
(5)假定系统配备上述磁盘机15台，每个磁道分为64个扇区，试为该磁盘系统设计一个地址方案。
问答题一个四体并行交叉存储器，每个模块容量是64K×32位，存取周期为200ns，问：
问答题某一计算机系统采用段页式虚拟存储器方式，已知虚拟地址有32位，按字编址每个字段最多可以有1K字，每页16K字，主存储器容量64M字。
(1)计算出虚拟存储器的容量。
(2)分析逻辑地址和物理地址的格式。
(3)计算出段表和页表的长度。
问答题求下列信息码的奇校验码和偶校验码(设校验位在最低位)。
①1100111
②1000110
③1010110
问答题某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示：
程序A： int a[256][2S6];
… int sum_array 1 ( )
{
int i, j, sum = 0; for(i = 0;
i＜256; i++) for (j = 0; j＜256; j++)
sum + = a[i][j]; return
sum; }
程序B： int a[256][256]; … int
sum_array 2 ( ) { int i, j, sum = 0;
for(j=0; j＜256; j++) for (i=0; i＜256; i++)
sum + = a[i][j]; return sum;
}
假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320(十进制)。请回答下列问题，要求说明理由或给出计算过程。
问答题用一台4.0MHz的处理器执行标准测试程序，它所包含的混合指令数和响应所需的时钟周期见下表。求有效的CPI、MIPS速率和程序的执行时间(I为程序的指令条数)。
测试程序包含的混合指令数及响应所需的时钟周期
指令类型
CPI
指令混合比
算术和逻辑
1
60%
高速缓存命中的访存
2
18%
转移
4
12%
高速缓存失效的访存
8
10%
问答题下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR)，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。要求：(1)写出图中a、b、c、d四个寄存器的名称。(2)简述图中指令从主存取到控制器的过程。(3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。
问答题设[X]
补
=0.1011、[Y]
补
=1.1110，求[X+Y]
补
和[X-Y]
补
的值。
问答题某加法器进位链小组信号为C
4
、C
3
、C
2
、C
1
，低位来的进位信号为C
0
，请分别按下述两种方式写出C
1
、C
2
、C
3
和C
4
的逻辑表达式。