问答题假设硬盘传输数据以32位的字为单位，传输速率为1MB/s。CPU的时钟频率为50MHz。
问答题某机CPU芯片的主振频率为8MHz，其时钟周期是多少μs?若已知每个机器周期平均包含4个时钟周期，该机的平均指令执行速度为0.8MIPS，试问：
(1)平均指令周期是多少肚s?
(2)平均每个指令周期含有多少个机器周期?
(3)若改用时钟周期为0.4μs的CPU芯片，则计算机的平均指令执行速度又是多少?
(4)若要得到40万条/s的指令执行速度，则应采用主振频率为多少MHz的CPU芯片?
问答题某计算机字长32位，存储体的存储周期为200ns。
(1)采用4体交叉工作，用低2位的地址作为体地址，存储数据按地址顺序存放。主机最快多长时间可以读出一个数据字?存储器的带宽是多少?
(2)若4个体分别保存在主存中前1/4，次1/4，再下个1/4，最后1/4这四段中的数据，即选用高2位的地址作为体地址，可以提高存储器顺序读出数据的速度吗?为什么?
(3)若把存储器改成单体4字宽度，会带来什么好处和问题?
(4)比较采用4体低位地址交叉的存储器和4端口读出的存储器这两种方案的优缺点。
问答题某简化的双地址指令计算机逻辑框图如下图所示，图中粗线为CPU内总线，箭头表示数据流通方向，MM为主存，MAR为主存地址寄存器，MDR为主存数据寄存器，IR为指令寄存器，PC为程序计数器，R0～R3为通用寄存器，C为操作数暂存器，D为运算结果暂存器，ALU为运算器；图中每个寄存器都有数据打入控制信号XXin，除IR和C之外的寄存器都有数据输出控制信号XXout，另外，ALU还有相应的操作控制信号ADD、SUB、…PC有自增控制信号+1PC，MM有读写信号MRD和MWR，以及存储器工作完成信号MFC。某简化的双地址指令计算机逻辑框图
问答题某机按字节编制，主存容量为1MB，采用2路组相联方式(每组仅有2块)的Cache容量为64KB，每个数据块为256B。已知访问开始前第1组(从0开始编址)的地址阵列内容见下表。Cache采用LRU替换策略。
{{B}}第1组的地址阵列内容{{/B}}
0
00100(二进制)
1
01011(二进制)
问答题假设有一个具有如下属性的系统：·存储器是字节寻址的。·存储器访问是对1字节字的(而不是4字节字)。·地址宽12位。·高速缓存是2路组相联的(E=2)，块大小为4字节(B=4)，有4个组(S=4)。高速缓存的内容如图1所示，所有地址、标记和值都以十六进制表示。图1高速缓存的内容
问答题CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache存取周期为40ns，主存储取周期为160ns。求：
(1)Cache的命中率H。 (2)Cache-主存系统的访问效率e。
(3)平均访问时间Ta。
问答题用32位二进制补码表示整数，可以表示的最大正数是2驰一1，绝对值最大的负数是-2
31
。为什么正、负数范围不对称(即为什么负整数比正整数多一个)?写出这两个数的二进制代码(用十六进制表示)。
问答题某机字长为16位，数据总线也为16位，内存容量64KB，包含8个16位通用寄存器R0～R7。指令系统基本要求是：
◇128条双操作指令，且其中必有一操作数是寄存器直接寻址。
◇另一操作数的寻址方式有4种：立即寻址，寄存器直接寻址，寄存器间接寻址，变址寻址。立即数和变址寻址时的位移量为16位。
◇指令长度应满足16的倍数，且要求尽量短。
(1)列出通常在指令系统格式设计过程中应该考虑的主要因素。
(2)给出该机指令系统的设计方案(提示：画出指令格式图，说明指令各字段的位数和含义)。
问答题某计算机主存地址空间大小为1GB，按字节编址。Cache可存放64KB数据，主存块大小为128字节，采用直接映射和全写(Write-Through)方式。问：
问答题假设：某8位机的地址码为16位，主存按字节编址，其中最高8KB主存空间为系统BIOS程序区，其余为用户程序区。现有4K×4位的ROM芯片和8K×4位的SRAM芯片。问：该机所允许的最大主存空间是多少?构建该机所允许的最大空间的主存，需用上述规格的ROM芯片和SRAM芯片各多少?
问答题某台计算机只有Load/Store指令能对存储器进行读/写操作，其他指令只对寄存器进行操作。根据程序跟踪试验结果，己知每条指令所占的比例及CPI数，见下表。
每条指令所占的比例及CPI数
指令类型
指令所占比例
CPI
算术逻辑指令
43%
1
Load指令
21%
2
Store指令
12%
2
转移指令
24%
2
求上述情况的平均CPI。
假设程序由M条指令组成。算术逻辑运算中25%的指令的两个操作数中的一个已在寄存器中，另一个必须在算术逻辑指令执行前用Load指令从存储器中取到寄存器中。因此有人建议增加另一种算术逻辑指令，其特点是一个操作数取自寄存器，另一个操作数取自存储器，即寄存器一存储器类型，假设这种指令的CPI等于2。同时，转移指令的CPI变为3。求新指令系统的平均CPI。
问答题假设有两个整数x和y，x=-68，y=-80，采用补码形式(含1位符号位)表示，x和y分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是8位的寄存器。请回答下列问题(要求最终用十六进制表示二进制序列)：
问答题假定磁盘传输数据以32位的字为单位，数据传输速率为1MB/s。CPU的时钟频率为50MHz。
问答题在一个Cache存储系统中，Cache的访问周期为10ns，主存储器的访问周期为60ns，每个数据在Cache中平均重复使用4次，当块的大小为1个字时，存储系统的访问效率只有0.5，现在要通过增加块大小，使存储系统的访问效率达到0.94。
(1)当存储系统的访问效率是0.5时，计算命中率和平均访问时间。
(2)为了使存储系统的访问效率达到0.94，命中率和等效访问周期应提高到多少?
(3)为了使存储系统的访问效率从0.5提高到0.94，块的大小至少增加到几个字?
问答题这道题测试考生预测C语言代码的高速缓存行为的能力，请考生对下面这段代码进行分析： 1
int x[2][256]; 2 int i;
3 int sum==0; 4 5
for(i=0; i＜256; i++){ 6
sum+=x[0][i]*x[1][i]; 7 }
假设在下列条件下执行这段代码： ·sizeof(int)==4。
·数组x从存储器地址0x0开始，按照行优先顺序存储。 ·在下面每种情况中，高速缓存最开始时都是空的。
·唯一的存储器访问是对数组x的条目进行访问。其他所有变量都存储在寄存器中。
给定这些假设，请估算下列情况中的不命中率。
问答题在一个8级中断系统中，硬件中断响应从高到低的优先顺序是：1→2→3→4→5→6→7→8，设置中断屏蔽寄存器后，中断处理的优先顺序变为1→5→8→3→2→4→6→7。
问答题某微机的寻址范围为64KB，CPU外接8片8KB的RAM芯片，存储芯片的片选信号为，试回答下列问题：(1)写出各片选信号的逻辑表达式或画出片选电路的逻辑图(允许使用译码器)；(2)写出每片RAM的地址范围；(3)如果运行时发现不论往哪片RAM芯片上写入8KB数据，以6000H为起始地址的RAM芯片上都会写入相同的数据，分析故障原因；(4)若发现1、3、5、7片RAM始终不被选中，试分析故障原因。
问答题下图为多重中断的示意图，请说明该中断系统中实现了几重中断，描述此多重中断的过程。
问答题设浮点数字长32位，其中阶码部分8位(含一位阶符)，尾数部分24位(含一位数符)，当阶码的基值分别是2和16时：