计算机硬件系统直接运行的程序是( )。
已知CRC校验的一个数据字为：1001 0101 1001B,设采用的生成多项式为：G(x)=x
2
+1，则校验码为( )。
已知Cache命中率H=0．98，主存比Cache慢4倍，已知主存的存取周期为200ns，Cache／主存的效率是( )。
B综合应用题41-47小题。/B
已知某8位机的主存采用半导体存储器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： (1)若每个模块条为32K×8位，共需几个模块条? (2)每个模块内共有多少片RAM芯片? (3)主存共需多少RAM芯片?CPU如何选择各模块条?
下列关于存储系统层次结构的说法中，不正确的是( )。
用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为8个存储单元，问：(1)当CPU按虚地址1去访问主存时主存的实地址码是多少?(2)当CPU按虚地址2去访问主存时主存的实地址码是多少?(3)当CPU按虚地址3去访问主存时主存的实地址码是多少?
设某按字节编址的计算机已配有00000H～07FFFH的ROM区，地址线为20位，现再用16K×8位的RAM芯片构成剩下的RAM区08000H～FFFFFH，则需要这样的RAM芯片( )片。
假定X=0．0110011×2
11
，Y=0．1101101×2
-10
(此处的数均为二进制)。
(1)浮点数阶码用4位移码、尾数用8位原码表示(含符号位)，写出该浮点数能表示的绝对值最大、最小的(正数和负数)数值；
(2)写出X、Y正确的浮点数表示(注意，此处预设了个小陷阱)；
(3)计算X+Y。
设某机中，CPU的地址总线为A
15
～A
0
，数据总线为D
7
～D
0
(A
0
、D
0
为最低位)。存储器地址空间为3000H～67FFH。其中3000H-4FFFH为ROM区，选用4K×2的ROM芯片；5000H～67FFH为RAM区，选用2K×4的SRAM芯片。请问：
某指令流水线分为五级，分别完成取址(IF)、译码并取数(ID)、执行(Ex)、访存(MEM)、写结果(WR)。设完成各阶段操作的时间依次为：90 ns，60 ns，70 ns，100 ns，50 ns。试问：流水线的时钟周期应取何值?若第一条和第二条指令发生数据相关，第二条指令需推迟多少时间才能不发生错误?若相邻两条指令发生数据相关，而不推迟第二条指令的执行可采取什么措施?
下列关于动态流水线和超标量处理器的说法中，错误的是( )。
已知32位寄存器中存放的变量x的机器码为C0000004H，请问： (1)当x是无符号整数时，x的真值是多少?x／2的真值是多少?x／2存放在R1中的机器码是什么?2x的真值是多少?2x存放在R1中的机器码是什么? (2)当x是带符号整数(补码)时，x的真值是多少?x／2的真值是多少?x／2存放在R1中的机器码是什么?2x的真值是多少?2x存放在R1中的机器码是什么?
设寄存器R的内容(R)=1500H，内存单元：1500H的内容为2500H，内存单元2500H的内容为3500H，PC的值为4500H，采用相对寻址方式，有效地址为2500H的操作数是( )。
异步传送方式常用于( )中，作为主要控制方式。
在CPU的状态寄存器中，若符号标志为“1”，表示运算结果是( )。
通道程序是由( )组成的。
比较硬布线控制和微程序控制的异同。
在补码加法运算中，产生溢出的情况是( )。 I．两个操作数的符号位相同，运算时采用单符号位，结果的符号位与操作数相同 Ⅱ．两个操作数的符号位相同，运算时采用单符号位，结果的符号位与操作数不同 Ⅲ．运算时采用单符号位，结果的符号位和最高数位不同时产生进位 Ⅳ．运算时采用单符号位，结果的符号位和最高数位相同时产生进位 V．运算时采用双符号位，运算结果的两个符号位相同 Ⅵ．运算时采用双符号位，运算结果的两个符号位不同
采用DMA方式传送数据时，每传送一个数据就要占用一个( )的时间。