问答题有一种简单的排序算法，叫做计数排序(Count sorting)。这种排序算法对一个待排序的表(用数组表示)进行排序，并将排序结果存放到另一个新的表中。必须注意的是，表中所有待排序的关键字互不柜同，计数排序算法针对表中的每个记录，扫描待排序的表一趟，统计表中有多少个记录的关键字比该记录的关键字小。假设针对某一个记录，统计出的计数值为c，那么，这个记录在新的有序表中的合适的存放位置即为c。 设计实现计数排序的算法。对于有n个记录的表，关键字的比较次数是多少?与简单选择排序相比较，这种方法是否更好?为什么?
问答题说明在公用网络以及私用网络中计算机网络主要有哪些功能。
问答题CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns，主存为250ns，求cache—主存系统的效率和平均访问时间。
问答题为什么段式虚拟存储系统比页式虚拟存储系统更易于实现信息共享和保护?
问答题(哈尔滨工程大学)两个字符串相等的充要条件是：两个串的______相等，且______的字符相等。
问答题(青岛大学)已知广义表Glist=((a)，(b，c，d)，((e)))，使用head()和tail()函数取出Glist中原子b的运算是______。
问答题已知：x=0．1011，y=－0．0101，求：[1／2x]
补
，[1／4x]
补
，[－x]
补
，[1／2y]
补
，[1／4y]
补
，[－y]
补
。
问答题图10．5是一个SRAM芯片，其存储容量为16×4位。设A3为地址线高位，D3为数据线高位，请回答下述问题：(1)列出图10．5(c)中给出的每个输入脉冲下，该芯片的操作模式。(2)列出在脉冲n后，字地址0～6的存储内容。(3)对输入脉冲h～m，数据输出线的状态是什么?
问答题判断括号是否匹配是栈的主要应用之一。设字符表达式存储在数组E[n]中，'#'为字符表达式的结束符。给出一个算法，用于判断表达式中括号('('和')')是否配对。要求： (1)给出算法的基本设计思想。 (2)根据设计思想，采用C或C++或Java语言描述算法，关键之处给出注释。
问答题现在要设计一个单片机，但机器字长尚悬而未决。有两种方案等待决择：一种是指令字长16位，另一种是指令字长20位。该处理机的硬件特色是：有两个基值寄存器(20位)；有两个通用寄存器组，每组各包括16个寄存器。请问：(1)16位字长的指令和20位字长的指令各有什么优缺点?哪种方案较好?(2)如果选用20位的指令字长，基址寄存器还有保留的必要吗?
问答题最小最大堆(minmaxHeap)是一种特定的堆，其最小层和最大层交替出现，根总是处于最小层。最小最大堆中的任一结点的关键字值总是在以它为根的子树中的所有元素中最小(或最大)。如图所示为一最小最大堆。(1)画出在图中插入关键字为5的结点后的最小最大堆。(2)画出在图中插入关键字为80的结点后的最小最大堆。(3)编写一算法实现最小最大堆的插入功能。假定最小最大堆存放在数组中，关键字为整数。
问答题CPU的数据通路如图5．14所示。运算器中R0～R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D—cache为数据存储器，I—cache为指令存储器，AR为地址寄存器，PC为程序计数器(具有加1功能)，IR为指令寄存器。单线箭头信号均为微操作控制信号(电位或脉冲)，例如LR0表示读出R0寄存器，SR0表示写入R0寄存器。机器指令“STOR1，(R2)”实现的功能是：将寄存器R1中的数据写到以(R2)为地址的数存单元中。请设计该存数指令的指令周期流程图，并在CPU周期框外写出所需的微操作控制信号(一个CPU周期含4个时钟信号T1～T4，寄存器打入信号须注明Ti时序)。
问答题输入N个只含一位数字的整数，试用基数排序的方法，对这N个数排序。
问答题(青岛大学)广义表Glist=(a)，则表尾为______。
问答题主存容量为16M×32位，cache容量为64K×32位，主存与cache之间以每块4×32位大小传送数据。假设采用每组2行的组相联(v=m／2，k=2)方式组织cache，请确定有关参数，并画出主存地址格式
问答题分析图6．3所示电路的基本原理，说明它属于哪种总线仲裁方式，并说明这种总线仲裁方式的优缺点。
问答题比较同步定时与异步定时的优缺点。
问答题为使用户进程互斥地进入临界区，可以把整个临界区实现成不可中断的过程，即用户有屏蔽所有中断的能力。每当用户程序进入临界区的时候，屏蔽所有中断：当出了临界区的时候，再开放所有中断。你认为这种方法有什么缺点?
问答题图8．2是以程序查询方式实现与多台设备进行数据交换的程序流程图；试分析这种处理方式(图中实线表示的方式)存在的问题以及改进措施。
问答题16位微处理器可发出24位地址线。主存储器容量为4K个32位字，外部cathe使用4路组相联，行的大小为2个16位字。请设计满足上述条件的cathe结构。