问答题某指令流水线分为五级，分别完成取址(IF)、译码并取数(ID)、执行(EX)、访存(MEM)、写结果(WR)。设完成各阶段操作的时间依次为：90 ns，60 ns，70 ns，100 ns，50 ns。试问：流水线的时钟周期应取何值?若第一条和第二条指令发生数据相关，第二条指令需推迟多少时间才能不发生错误?若相邻两条指令发生数据相关，而不推迟第二条指令的执行可采取什么措施?
问答题设F为一个计算机系统中n台处理机可以同时执行的程序的百分比，其余代码必须用单台处理机顺序执行。每台处理机的执行速率为x(MIPS)，并假设所有处理机的处理能力相同。(1)试用参数n、F、x推导出系统专门执行该程序时的有效MIPS速率表达式。(2)假设n=32，x=8MIPS，若期望得到的系统性能为64MIPS，试求F值。
问答题为什么说分段系统较之分页系统更易于实现信息共享和保护?
问答题在采用首次适应算法回收内存时，可能出现哪几种情况?应怎样处理这些情况?
问答题有A、B两个程序，程序A按顺序使用CPU为10 S，使用设备甲为5 s，使用CPU为5 s，使用设备乙为5 s，最后使用CPU为10 s。程序B按顺序使用设备甲为10 s、使用CPU为10 s，使用设备乙为5 s，再使用CPU为5 s，使用设备乙为10 s，试问： (1)在顺序环境下执行程序A和程序B，CPU的利用率是多少? (2)在多道程序环境下，CPU的利用率是多少?
问答题某64K×16比特的SRAM芯片结构中分别为高、低有效字节的使能端。请用该芯片为32位微处理器设计256K×32比特的存储器。
问答题利用1M×4位的EDRAM芯片，设计一个4MB的内存条。
问答题下图为某计算机主机示意图，各部分之间的连线表示数据通路，数据传送方向如箭头所示。(1)给出图中寄存器A、B、C、D的名称。(2)简述取指令的数据通路。(3)简述取数指令LOADx的数据通路(完成功能(X)→AC，其中X为主存地址，由指令的地址码字段给出)。(4)简述存数指令STOREX的数据通路(完成功能(AC)→X，其中X为主存地址，由指令的地址码字段给出)。(5)简述加法指令ADDX的数据通路(完成功能(X)+(AC)→AC，其中X为主存地址，由指令的地址码字段给出)。
问答题设有5个互不相同的元素a，b，c，d，e，能否通过7次比较就将其排好序?如果能，请列出其比较迎程；如果不能，则说明原因。
问答题为什么说操作系统是由中断驱动的?
问答题假设由S，E，M三个域中S=1位，E=8位，M=23位，它们组成一个32位二进制字所表示的非零规格化浮点数x，其值表示为：
x=(－1)
8
×(1．M)×2
E－128
问：它所表示的规格化的最大正数、最小正数、最大负数、最小负数是多少?
问答题求证：[x]
补
=[x]
反
+2
－n
。
问答题某单片机的指令格如式下所示：D：位移量X：寻址特征位X=00：直接寻址；X=01：用变址寄存器X1进行变址；X=10：用变址寄存器X2进行变址；X=11：相对寻址设(PC)=1234H，(X1)=0037H，(X2)=1122H(H代表十六进制数)，请确定下列指令的有效地址。(1)4420H(2)2244H(3)1322H(4)3521H(5)6723H
问答题单机系统中采用的总线结构有三种基本类型。请分析这三种总线结构的特点。
问答题请画出用异步方式连续传送字符“a”和“6”的波形图，已知数据位为8位，起始位1位，停止位1位，奇偶校验位1位(奇校验)。
问答题已知深度为h的二叉树采用顺序存储结构已存放于数组BT[1．2
h
一1]中，请写一非递归算法，产生该二叉树的二叉链表结构。设二叉链表中链结点的构造为(lchild，data，rchild)，根结点所在链结点的指针由T给出。
问答题请较详细地说明，引入分段存储管理是为了满足用户哪几方面的需要?
问答题对一个图进行遍历可以得到不同的遍历序列，那么导致得到的遍历序列不唯一的因素有哪些?
问答题一个DMA控制器采用停止CPU访内方式工作，一旦数据块传送开始，每个DMA周期用3个总线时钟周期。一个DMA周期可在存储器和I／O设备之间传送一个字节。(1)若DMA控制器的时钟频率是5MHz，传送一个字节需要多少时间?(2)可达到的最大数据传输率是多少?(3)假如存储器不是足够快，每个DMA周期必须2个等待状态，实际数据传输率是多少?
问答题若浮点数x的IEEE754标准的32位二进制数存储内容为(41360000)
16
求其对应的浮点数的十进制值。