问答题某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器lR，通用寄存器R0～R1，暂存器C和D。(1)请将各逻辑部件组成一个数据通路，并标明数据流向。(2)画出“ADDR1，(R2)+”指令的指令周期流程图，指令功能是(R1)+((R2))→R1。
问答题如果一条指令的执行过程分为取指令、指令分析、指令执行三个子过程，且这三个子过程的延迟时间都相等。请分别画出指令顺序执行方式、指令流水执行方式的时空图。
问答题物理层要解决什么问题?物理层的主要特点是什么?试给出数据通信系统的模型并说明其主要组成构件的作用。
问答题设F为一个计算机系统中n台处理机可以同时执行的程序的百分比，其余代码必须用单台处理机顺序执行。每台处理机的执行速率为x(MIPS)，并假设所有处理机的处理能力相同。(1)试用参数n、F、x推导出系统专门执行该程序时的有效MIPS速率表达式。(2)假设n=32，x=8MIPS，要求得到的系统性能为64MIPS，试求F值。
问答题一台处理机具有如下指令字格式：其中，①每个指令字中专门分出3位来指明选用哪一个通用寄存器(12)位，②最高位用来指明它所选定的那个通用寄存器将用作变址寄存器(X=1时)，③主存容量最大为16384字。(1)假如我们不用通用寄存器也能直接访问主存中的每一个操作数，同时假设有用的操作码位数至少有7位，试问：在此情况下，“地址”码域应分配多少位?“OP”码域应分配多少位?指令字应有多少位?(2)假设条件位X=0，且指令中也指明要使用某个通用寄存器，此种情况表明指定的那个通用寄存器将用作基值寄存器。请提出一个硬件设计规则，使得被指定的通用寄存器能访问主存中的每一个位置。(3)假设主存容量扩充到32768字，且假定硬件结构已经确定不变，问采用什么实际方法可解决这个问题?
问答题画出如下图所示的二叉树所对应的森林。
问答题某机字长16位，主存容量64K，指令为单字长指令，有50种操作码，采用页面寻址、间接、直接寻址方式，CPU中有一个AC，PC，IR，MAR，MBR。问：(1)指令格式如何安排?(2)存储器能划分成多少个页面?每页多少单元?(3)能否增加其他寻址方式?
问答题已知单链表L是一个递增有序表，试写一高效算法，删除表中值大于min且小于max的结点(若表中有这样的结点)，同时释放被删结点的空间，这里min和max是两个给定的参数。
问答题简述判断死锁的必要条件。
问答题某计算机系统的内存储器由cache和主存构成，cache的存取周期为45ns，主存的存取周期为200ns。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存。问：(1)cache的命中率是多少?(2)CPU访问内存的平均时间是多少纳秒?(3)cache—主存系统的效率是多少?
问答题设有两种flash芯片：128K×8位8片，512K×8位2片。试用这些芯片构成512K×32位的存储器。
问答题有一个计算机，主存容量1MB，字长1B，块大小16B，cache容量64KB。若cache采用直接映射式，请给内存地址01234，CABBE给出相应的标记、cache行号、字号。
问答题有两个集合A和B，利用带头结点链表表示，设头指针分别为la和lb。两集合的链表元素皆为递增有序。设计一个算法，将A与B合并，合并后仍然保持整个链表中的数据依次递增。不得利用额外的结点空间，只能在A和B的原有结点空间上完成。要求： (1)给出算法的基本设计思想。 (2)根据设计思想，采用C或C++或Java语言描述算法，关键之处给出注释。 (3)分别给出算法各部分的时间复杂度。
问答题CPU的数据通路如图5．14所示。运算器中R0～R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D—cache为数据存储器，I—cache为指令存储器，AR为地址寄存器，PC为程序计数器(具有加1功能)，IR为指令寄存器。单线箭头信号均为微操作控制信号(电位或脉冲)，例如LR0表示读出R0寄存器，SR0表示写入R0寄存器。机器指令“ADDR2，R0”实现的功能是：将R2和R1的数据进行相加，求和结果打入到寄存器R0中，请设计ADD指令的指令周期流程图，并在CPU周期外写出所需的微操作控制信号(标明时序Ti)。
问答题某机器中，已知配有一个地址空间为0000H～1FFFH(16进制)字长16位的ROM区域。现在再用RAM芯片(8K×8位)形成16K×16位的RAM区域，起始地址为2000H。假设RAM芯片有信号控制端。CPU地址总线为A15～A0，数据总线为D15～D0，控制信号为R／(读／写)，(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求：(1)画出地址译码方案。(2)将ROM和RAM同CPU连接。
问答题已知一浮点向量加法流水线由阶码比较、对阶、尾数相加和规格化四段流水构成，每个段所需的时间(包括缓冲寄存器时间)分别为30ns、25ns、55ns和50ns，请画出该流水线的流水时空图，并计算其加速比。
问答题何谓死锁?产生死锁的原因和必要条件是什么?在解决死锁问题的几个方法中，哪种方法最容易实现?哪种方法使资源的利用率最高?
问答题某16位计算机，地址总线16根(A15～A0，A0为低位)，双向数据总线16根(D15～D0)，控制总线中与主存有关的有(允许访存，低电平有效)，R／(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0～8191为系统程序区，由只读存储器芯片组成。8192～32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：ROM：8K×16位(控制端仅CS)SRAM：16K×1位，2K×16位，4K×16位，8K×16位请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图。注意画选片逻辑(可选用门电路及3：8译码器74LSl38)，与CPU的连接，说明选哪些存储器芯片，选多少片?
问答题设某机有5级中断L0、L1、L2、L3、L4，其中断响应优先次序为L0最高、L1次之、…、L4最低。现在要求将中断处理次序改为L1→L3→L0→L4→L2，试问：(1)下表中各级中断处理程序的各中断级屏蔽值如何设置(每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽)?(2)若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。
问答题假设某计算机的指令长度为20位，具有双操作数、单操作数和无操作数三类指令，每个操作数地址规定用6位表示。若操作码字段固定为8位，现已设计出m条双操作数指令，n条无操作数指令。在此情况下，这台计算机最多可以设计出多少条单操作数指令?