为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)”，其含义是( )。
设某按字节编址的计算机已配有00000H～07FFFH的ROM区，地址线为20位，现再用16K×8位的RAM芯片构成剩下的RAM区08000H～FFFFFH，则需要这样的RAM芯片( )片。
影响高速缓存命中率的因素有( )。 Ⅰ．每次与内存交换信息的单位量 Ⅱ．Cache的容量 Ⅲ．Cache结构 Ⅳ．不同映像方式 V．主存的大小
下列关于Cache的说法中，正确的是( )。
说明页表的组成与程序逻辑地址到内存物理地址的变换过程。快表是一定要有的吗?说明快表内容的组成与读写原理。
控制器同步控制方式是指( )。
总线的功能有哪些?从功能区分，总线由哪三部分组成?各自对计算机系统性能有什么影响?
B综合应用题41-47小题。/B
下列关于DRAM和SRAM的说法中，错误的是( )。 I．SRAM不是易失性存储器，而DRAM是易失性存储器 Ⅱ．DRAM比SRAM集成度更高，因此读写速度也更快 Ⅲ．主存只能由DRAM构成，而高速缓存只能由SRAM构成 Ⅳ．与SRAM相比，DRAM由于需要刷新，所以功耗较高
下面各存储器件中，用于存储微程序的是( )。
程序控制类指令的功能是( )。
B综合应用题41-47小题。/B
某机器采用四体低位交叉存储器，现分别执行下述操作： (1)读取6个连续地址单元中存放的存储字，重复80次； (2)读取8个连续地址单元中存放的存储字，重复60次。 则(1)和(2)所花时间之比为( )。
今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，现假设完成各步操作的时间依次为100 ns，100 ns，80 ns，50 nso 请回答下列问题：(1)流水线的操作周期应设计为多少?(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行?(3)如果在硬件设计上加以改进，至少需推迟多少时间?
影响高速缓存命中率的因素有( )。 I．每次与内存交换信息的单位量 Ⅱ．Cache的容量 Ⅲ．Cache结构 Ⅳ．不同映像方式 Ⅴ．主存的大小
下列说法中正确的是( )。
页式存储管理系统不会出现( )。
B单项选择题1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。/B
下图为多重中断的示意图，请说明该中断系统中实现了几重中断，描述此多重中断的过程。
已知CRC校验的一个数据字为：1001 0101 100l B，设采用的生成多项式为：G(x)=x
2
+1，则校验码为( )。