问答题某一计算机系统设计为5级中断系统，硬件中断响应从高到低的优先顺序是1—2—3—4—5，如果设置中断屏蔽位使中断处理顺序改为1—2—4—3—5，当CPU执行程序时有2、3、4和5级的中断请求同时到达，CPU在按优先顺序处理第3个中断过程中又有1个1级中断请求到来。设计并画出CPU处理这些中断过程的示意图。
问答题用2K×4位/片的RAM存储芯片构成一个8KB的存储器，地址总线为A
15
(高位)～A
0
(低位)，数据总线D
7
(高位)～D
0
(低位)，控制读/写信号线。请写出片选逻辑式，画出芯片级连逻辑图，注意各信号线。
问答题一次中断过程大致可以分为哪几个过程?
问答题某指令系统指令字长为20位，具有双操作数、单操作数和无操作数三类指令形式，每个操作数地址规定用6位表示。【上海大学2001年】
问答题某机CPU芯片的主振频率为8MHz，其时钟周期是多少μs?若已知每个机器周期平均包含4个时钟周期，该机的平均指令执行速度为0.8MIPS，试问： (1)平均指令周期是多少肚s? (2)平均每个指令周期含有多少个机器周期? (3)若改用时钟周期为0.4μs的CPU芯片，则计算机的平均指令执行速度又是多少? (4)若要得到40万条/s的指令执行速度，则应采用主振频率为多少MHz的CPU芯片?
问答题一般来讲，中断服务程序的流程为_______。
问答题已知某8位机的主存采用半导体存储器，地址码为18位，采用4K×4位的SRAM芯片组成该机所允许的最大主存空间，并选用模块条形式，问：
问答题说明CRC编码的纠错原理和方法，假定被校验的数据M(X)=100101
2
，生成多项式为G(X)=X
3
+X+1，试计算CRC校验码。
问答题单总线CPU结构及其数据通路如下图所示，其中：AR为地址寄存器，DR为数据寄存器，MEM为主存储器，R0～R3为通用寄存器，PSW为状态寄存器，Y、Z为暂存寄存器，PC为程序计数器，IR为指令寄存器。单总线CPU结构有逻辑与指令ANDR0，Addr，指令含义是：将以Addr为直接地址的存储单元的内容读出，并与R0内容进行逻辑乘，结果存入R0中。请用寄存器级传送形式设计其执行的分布流程。说明：运算器的字长与主存储器的单元地址长度相等；PC送地址寄存器与PC加1可以在一步完成。
问答题
问答题DMA方式包含哪三个阶段?各阶段分别完成哪些操作?
问答题(中国科学院)组合逻辑电路的输出只与______状态有关，而与电路的______输入状态无关。
问答题假设：某8位机的地址码为16位，主存按字节编址，其中最高8KB主存空间为系统。BIOS程序区，其余为用户程序区。现有4K×4位的ROM芯片和8K×4位的SRAM芯片。问：该机所允许的最大主存空间是多少?构建该机所允许的最大空间的主存，需用上述规格的ROM芯片和SRAM芯片各多少?
问答题某机16位字长指令格式如下：【上海大学1999年】其中，D为形式地址，补码表示(包括1位符号位)，存储器按字编址。M为寻址模式：M=0立即寻址M=1直接寻址M=2间接寻址M=3变址寻址M=4相对寻址问：
问答题证明补码减法运算的公式：
[X-Y]
补
=[X]
补
-[Y]
补
=[X]
补
+[-Y]
补
问答题
问答题CPU结构如下图所示，其中有一个累加寄存器AC，一个状态条件寄存器和其他4个寄存器，各部件之间的连线表示数据通路，箭头表示信息传送方向。(1)在图中标明4个寄存器的名称。(2)简述指令从主存取出送到控制器的数据通路。(3)简述数据从主存取出的数据通路。
问答题某机器指令字长为18位，具有二地址、一地址和零地址三种指令格式，每个操作数地址码为6位，当操作码长度可变时，最多可安排多少条二地址指令?在此基础上，一地址指令最多可安排多少条?然后还能安排多少条零地址指令?若使二地址指令条数达到最少，则最多可安排多少条一地址指令?
问答题何谓变址寻址、基址寻址?两者有何区别?
问答题设字长和指令长度均为24位，若指令系统可完成108种操作，且具有直接、间接(一次间址)、变址、基址、相对、立即等6种寻址方式，则在保证最大范围内直接寻址的前提下，指令字中操作吗占几位?寻址特征位占几位?可直接寻址的范围是多少?一次间址的范围是多少?