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基于FPGA的规则(3,6)LDPC码译码器
被引量:
3
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摘要
基于软判决译码规则,采用完全并行的解码结构,使用Verilog硬件描述语言,在Xilinx公司的FPGA(Virtex-2 xcv 1000)上实现了码率为1/2、帧长为20bit的规则(3,)LDPC码的译码器,最大传输速率可达20Mbps。对LDPC码的实际应用具有重要的推动作用。
作者
李智明
王琳
范雷
肖旻
机构地区
厦门大学电子工程系
出处
《电子技术应用》
北大核心
2004年第12期54-57,共4页
Application of Electronic Technique
关键词
LDPC码
译码器
FPGA
V1000
码率
VERILOG硬件描述语言
软判决译码
并行
规则
传输速率
分类号
TN911 [电子电信—通信与信息系统]
TN929.53 [电子电信—通信与信息系统]
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电子技术应用
2004年 第12期
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