摘要
针对高速网络处理器Gbps的加密要求,提出了一种快速AES加密算法的FPGA实现方案。在存储空间和数据访问时间等方面采用了T盒和分级地址译码,提高了硬件算法的并行度,使加密算法执行速度显著提高。以Xilinx Virtex2系列中的XC2V2000为目标芯片,综合仿真最高频率可达179.6 MHz,最大的数据吞吐量可达22.99Gbps。
A high speed implementation of AES algorithm based on FPGA was presented for Gbps-network-processor encryption requirement. Using T box and grading address coding in memory space and data access, it enhanced the implementation parallehty, and then the speed of AES coding was increased significantly. The entire AES algorithm was implemented on a Xilinx XC2V2000 Virtex2 FPGA, The maximum frequency of 179.6 MHz and maximum throughput of 22. 99 Gbps were achieved.
出处
《计算机应用》
CSCD
北大核心
2007年第12期2957-2959,共3页
journal of Computer Applications
基金
国家863计划资助项目(2003AA1211307)
陕西省自然科学基金资助项目(2006F33)
关键词
高级加密标准
查找表
流水线
现场可编程门阵列
Advanced Encryption Standard （AES）
Look Up Table （LUT）
pipeline
Field Programmable Gate Array （FPGA）
