摘要
安全散列算法被广泛应用于数据完整性验证、数字签名等领域,目前最常用的是SHA-1算法.为了满足实际应用对SHA-1计算速度和能耗的要求,提出了一种新的硬件实现方法,通过改变迭代结构,一次执行两轮操作,将80轮操作简化为40轮,进而大幅度提高SHA-1的吞吐率,并降低能耗.采用UMC0.25μm工艺实现该电路,相比于传统的实现方法,最大吞吐率提高了31%,能耗降低了20%.
Secure hash algorithms are widely used in data integrity and digital signature authentication. A new hardware architecture was developed to speed up and reduce the power of the widely used secure hash algorithm SHA-1. The design performs two operations per cycle, hence 40 cycles to generate the hash value instead of 80 cycles. The optimized ASIC implementation improves the maximum throughput by 31% using 0.18Nn CMOS technology, furthermore, it delivers a power dissipation reduction of 20 %.
出处
《微电子学与计算机》
CSCD
北大核心
2008年第5期76-79,共4页
Microelectronics & Computer
基金
国家"八六三"计划项目(2006AA01Z226)
湖北省自然科学基金项目(2006ABA080)
华中科技大学基金重点项目
关键词
安全散列算法
高吞吐率
低能耗
硬件实现
secure hash algorithm
high throughput
low power
hardware implementation
