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32位并行浮点乘法器设计

Design of Floating-point 32 Bit Parallel Multiplier
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摘要 讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证。 A 32 bit float muhiplier is designed. 2-steps booth algorithm be used and adopt iterative array and Wallace-tree structure which are composed of inverse polarity CSA adders to create partial product. At last the result of design and verification are given.
作者 张菁
机构地区 榆林学院
出处 《科学技术与工程》 2009年第21期6551-6553,共3页 Science Technology and Engineering
关键词 BOOTH算法 4∶2压缩器 WALLACE树 Booth algorithm 4:2 compressor Wallace-tree
  • 相关文献

参考文献4

  • 1许祺.32位并行乘法器的研究与设计.[博士学位论文].西安微电子技术研究所,2002.
  • 2沈绪榜.LS微处理器与计算机系统.骊山微电子公司技术资料.2000.
  • 3IEEE Std754-1985. IEEE Standard for Binary Floating-point arithmetic. IEEE. 1985.
  • 4甘学温.数字CMOSVLSI分析与设计基础,北京:北京大学出版社,1992:254-266.

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