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Verilog HDL编码的综合与优化 被引量：1

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摘要 综合是将verilog HDL语言描述的RTL级电路映射成门级网表的过程,正确的理解Verilog HDL编码和综合过程中出现的各种变换,可以避免生成的门级网表与预期设计目标之间的偏差,同时不同的代码结构可以对综合生成电路进行优化,在电路的面积、功耗和性能之间进行平衡.本文通过介绍verilog HDL示例来阐述代码的编写和综合中的变换对生成电路网表的影响以及性能之间的平衡,为设计者在电路设计过程中提供参考,提高生成网表的准确度和工作效率.
作者 王鹏 张玉峰 徐华结
机构地区 池州学院集成电路设计与嵌入式应用研究中心
出处 《赤峰学院学报（自然科学版）》 2018年第12期68-70,共3页 Journal of Chifeng University(Natural Science Edition)
关键词 VERILOG HDL 综合 门级网表 流水线
分类号 TN79 [电子电信—电路与系统] TP312 [自动化与计算机技术—计算机软件与理论]
  • 相关文献

参考文献2

二级参考文献10

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共引文献7

同被引文献11

引证文献1

二级引证文献1

赤峰学院学报（自然科学版）
2018年 第12期

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