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基于ASIC的功耗评估与优化设计 被引量:2

Power estimation and optimization based on ASIC design
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摘要 随着芯片设计的复杂度和规模越来越大,现如今ASIC芯片的功耗要求也越来越高。低功耗设计作为一个重要目标,需要设计者格外重视^([1])。在本文中,首先讨论了功耗的组成及来源,阐述了在设计初期的功耗评估,以及功耗优化的思路^([1])。接着描述了功耗优化的具体操作技巧,其中详细描述了时钟门控的原理、实现流程等,最后对功耗优化的效果进行分析和比较。
作者 尹远 黄嵩人
出处 《电子产品世界》 2019年第4期54-57,共4页 Electronic Engineering & Product World
  • 相关文献

参考文献2

二级参考文献8

  • 1Synopsys. "Power Compiler User Guide".
  • 2T.Sato. "Evaluation of architectural-level power estimation for CMOS RISC processors".
  • 3C-T. Hsieh. "profile-driven program synthesis for evaluation of system power dissipation".
  • 4Serag GadelRab, David Bond, David Reynolds, "Fight the power: power reduction ideas for ASIC designers and tool providers". SNUG San Jose 2005.
  • 5Henry George Berkley. "Power Compiler and DFT compiler Making them work together". SNUG San Jose 2004.
  • 6Karsten Matt. "Power Optimization and Calculation for SoC Designs". SNUG Europa 2005.
  • 7A.P. Chandrakasam, Robert W.Broderson. "Minimizing Power Consumption in CMOS Circuits".
  • 8卜爱国,余翩翩,吴建兵,单伟伟.基于自适应门控时钟的CPU功耗优化和VLSI设计[J].东南大学学报(自然科学版),2015,45(2):219-223. 被引量:3

共引文献5

同被引文献10

引证文献2

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