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一种高速时钟电路的设计被引量：1

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摘要本文基于DDS和PLL结合的频率合成方案,利用DDS芯片AD9852和集成锁相环SY89421,论述了一种输出频率为 0.1Hz^200MHz的高速时钟电路的设计,就时钟电路硬件设计实现原理和软件编程进行了详细论述。

作者张旭东师奕兵王志刚

机构地区成都电子科技大学自动化工程学院

出处《电子设计应用》 2003年第11期81-83,共3页 Electronic Design & Application World

关键词高速时钟电路设计频率合成器 DDS PLL 集成锁相环

分类号 TN74 [电子电信—电路与系统]

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电子设计应用

2003年第11期

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