提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070...提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元(少于60%的资源),系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。展开更多
用硬件实现数据加密已成为信息安全的主流方向。本文提出了一种基于FPGA的低成本的AESIP核的实现方案。该方案轮内部系统资源共用,减少了系统资源的占用。输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量。采用VHDL语言编程,利...用硬件实现数据加密已成为信息安全的主流方向。本文提出了一种基于FPGA的低成本的AESIP核的实现方案。该方案轮内部系统资源共用,减少了系统资源的占用。输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量。采用VHDL语言编程,利用QUARTUS II 7.0进行了综合和布线,并进行了板级验证。器件采用CYCLONE II EP2C35F672,占用25个引脚,实验测试表明在50MHz时钟频率下可以进行加密解密操作。展开更多
文摘用硬件实现数据加密已成为信息安全的主流方向。本文提出了一种基于FPGA的低成本的AESIP核的实现方案。该方案轮内部系统资源共用,减少了系统资源的占用。输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量。采用VHDL语言编程,利用QUARTUS II 7.0进行了综合和布线,并进行了板级验证。器件采用CYCLONE II EP2C35F672,占用25个引脚,实验测试表明在50MHz时钟频率下可以进行加密解密操作。
