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MOS VLSI时延分析算法的分析和改进
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作者 陈松 章开和 唐璞山 《计算机辅助设计与图形学学报》 EI CSCD 1991年第2期1-10,共10页
时延分析是验证VLSI电路性能的一种重要方法,本文详细分析了MOS开关级时延分析的算法,并在此基础上提出了两种消除伪路径的算法:节点状态设置法和改进的节点状态设置法。文章比较了各种算法对若干MOS大规模数字电路的延时分析结果及运... 时延分析是验证VLSI电路性能的一种重要方法,本文详细分析了MOS开关级时延分析的算法,并在此基础上提出了两种消除伪路径的算法:节点状态设置法和改进的节点状态设置法。文章比较了各种算法对若干MOS大规模数字电路的延时分析结果及运行时间,证明了新提出的算法可以非常有效地消除伪路径,同时能快速而正确地找出电路的最长延迟路径。 展开更多
关键词 分析算法 MOS VLSI 节点状态 深度优先搜索 关键路径法 广度优先搜索 数字电路 无关性 电路模拟 运行时间
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一种适用于IC-CAD系统的集成数据管理系统—IDMI 被引量:1
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作者 薛华 李劲松 +2 位作者 童家榕 章开和 唐璞山 《计算机辅助设计与图形学学报》 EI CSCD 1990年第3期24-30,65,共8页
随着VLSI设计的复杂化和CAD工具的复杂化,对库单元数据、工艺参数及设计数据的集中管理,已成为集成化CAD软件系统的工具之间或模块之间传递数据的必要手段。本文提出了一种集成数据管理系统——IDMI(Integrated Data Management Interfa... 随着VLSI设计的复杂化和CAD工具的复杂化,对库单元数据、工艺参数及设计数据的集中管理,已成为集成化CAD软件系统的工具之间或模块之间传递数据的必要手段。本文提出了一种集成数据管理系统——IDMI(Integrated Data Management Interface)。所有的数据和参数都以一种指定的数据格式——DLL(Data Listing Language)语言存在数据库中,DLL文件的划分以数据之间的冗余最小为目标。任何一个设计工具或模块对数据的读与写都唯一通过IDMI利用关键字来完成。工具之间或模块之间没有任何直接的数据交换,从而使工具和模块具有对数据文件格式的不敏感性,IDMI还可对DLL文件进行词法和语法规则的检查。 IDMI已用C语言实现并作为FELLOW系统(A Double-metal CMOS Gate Array System of Fudan Univ.)的系统框架。初步的测试已得到良好的结果。 展开更多
关键词 集成电路 CAD 管理系统 数据管理
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逻辑分析的推理方法 被引量:1
3
作者 方佳佶 章开和 唐璞山 《电子学报》 EI CAS CSCD 北大核心 1989年第1期79-83,共5页
本文提出了一种新的对数字电路进行逻辑分析的方法——推理方法。该方法将逻辑分析问题看作是一个自动定理证明问题,即将逻辑电路知识看成为公理,给定的数字网络结构和输入信号看成是已知成立的命题(引理),而待求的输出信号看成是蕴含... 本文提出了一种新的对数字电路进行逻辑分析的方法——推理方法。该方法将逻辑分析问题看作是一个自动定理证明问题,即将逻辑电路知识看成为公理,给定的数字网络结构和输入信号看成是已知成立的命题(引理),而待求的输出信号看成是蕴含在上述这些命题中的新命题(定理),逻辑分析过程就是从公理,引理中自动导出定理的过程,即推理过程。本文详细介绍了推理方法的原理,推理的过程,最后将这种分析方法与传统的逻辑分析方法进行了比较。 展开更多
关键词 逻辑分析 推理方法 数字电路
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逻辑分析专家系统LAP 被引量:1
4
作者 方佳佶 章开和 唐璞山 《计算机学报》 EI CSCD 北大核心 1989年第6期416-422,共7页
本文介绍了一个基于推理方法的逻辑分析专家系统LAP(Logic Analysis expert system in Prolog)。文中详细介绍了LAP系统的功能、系统结构、逻辑电路的知识表述方法、描述语言和分析实例等。
关键词 逻辑分析 专家系统 LAP系统
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门阵母片的硅编译
5
作者 薛华 童家榕 +1 位作者 章开和 唐璞山 《计算机辅助设计与图形学学报》 EI CSCD 1991年第2期11-17,10,共8页
门阵列设计方法的基础就是依赖于一个预先设计的母片结构。母片设计的传统方法通常是设计者以人工的手段来写一个数据量大且烦琐的描述文件,包括象芯片规模、通道容量、基本单元的描述与定位,外围单元的描述与定位及以后布局、布线所需... 门阵列设计方法的基础就是依赖于一个预先设计的母片结构。母片设计的传统方法通常是设计者以人工的手段来写一个数据量大且烦琐的描述文件,包括象芯片规模、通道容量、基本单元的描述与定位,外围单元的描述与定位及以后布局、布线所需的模型数据等。国内流行的Daisy系统中的GateMaster就是采用这种方法。本文提出了一种根据关键数据来自动生成母片结构的硅编译方法。它可以适用于任何双层金属工艺与设计规则。基于该方法而实现的母片自动生成器BaseGen已作为双层金属布线CMOS门阵设计系统FELLOW的一个模块。它的输出可以是CIF 2.0描述的版图数据和DLL(Data Listing Language)格式的拓扑信息。BaseGen生成的母版系列已成功地设计了C2K(2500门)、C4K(4500门)和C6K(6500门)三个电路。 展开更多
关键词 母片 金属工艺 设计规则 通道容量 片设计 测试图形 动生 单元的 描述文件 工艺数据库
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FELLOW CMOS双层金属工艺的门阵列版图设计系统
6
作者 薛华 李峰 +4 位作者 钱黎明 李劲松 童家榕 章开和 唐璞山 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1992年第4期246-252,共7页
本文详述了CMOS双层金属工艺的门阵列版图设计系统 FELLOW及其系统结构与主要算法.该系统覆盖了门阵列设计中从逻辑网表描述(Netlist)到物理版图(Layout)生成的所有设计阶段.在系统的结构设计上,采用了统一的数据管理和用户界面管理,而... 本文详述了CMOS双层金属工艺的门阵列版图设计系统 FELLOW及其系统结构与主要算法.该系统覆盖了门阵列设计中从逻辑网表描述(Netlist)到物理版图(Layout)生成的所有设计阶段.在系统的结构设计上,采用了统一的数据管理和用户界面管理,而使系统模块化、集成化.整个系统与库单元都独立于工艺设计规则,即系统与已建立的单元库可以适用于不同的设计规则.三个芯片设计的实例比较,结果显示其芯片面积比单层布线工艺要减小20%以上. 展开更多
关键词 门阵列 版图 双层金属工艺 设计
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CEXTOR——一个适合MOS集成电路工艺的电路提取程序
7
作者 朱华 唐璞山 +1 位作者 章开和 凌燮亭 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1989年第1期39-46,共8页
本文描述了一个用于MOS集成电路工艺的电路提取程序CEXTOR.CEXTOR将集成电路的版图自动地转换为适合作精确电路模拟的电路描述.该程序能进行内部连接电阻,内部节点电容和晶体管尺寸的计算.本文提出的由矩形局部替代任意多边形的技术和... 本文描述了一个用于MOS集成电路工艺的电路提取程序CEXTOR.CEXTOR将集成电路的版图自动地转换为适合作精确电路模拟的电路描述.该程序能进行内部连接电阻,内部节点电容和晶体管尺寸的计算.本文提出的由矩形局部替代任意多边形的技术和连接与电阻同时提取的方法都改善了电路提取的速度.目前,CEXTOR已由FORTRAN-77编制程序,并在PCS,QU-68000计算机上实现. 展开更多
关键词 CEXTOR 集成电路 电路提取 版图
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电路穷尽测试的线性反馈移位寄存器系列
8
作者 邵建华 童家榕 +1 位作者 章开和 唐璞山 《微电子学》 CAS CSCD 1994年第5期52-54,共3页
本文介绍了在Galois域GF(2)上线性反馈移位寄存器的链接原理,并给出了一种高级数的线性反馈移位寄存器如何由低级数线性反馈移位寄存器构成的方法,以满足对具有不同输入端数目电路测试的要求。初步的实验结果表明,从8至... 本文介绍了在Galois域GF(2)上线性反馈移位寄存器的链接原理,并给出了一种高级数的线性反馈移位寄存器如何由低级数线性反馈移位寄存器构成的方法,以满足对具有不同输入端数目电路测试的要求。初步的实验结果表明,从8至24级的线性反馈移位寄存器都可以由1至7级的线性反馈移位寄存器链接构成。 展开更多
关键词 电路 穷尽测试 线性反馈 移位寄存器 链接
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改进的垂直平面扫描约束图建立算法
9
作者 方佳洁 邵建华 +1 位作者 章开和 唐璞山 《计算机辅助设计与图形学学报》 EI CSCD 1991年第3期59-65,共7页
本文提出了一种基于垂直平面扫描建立约束图方法的改进算法,即用2-3树的数据结构代替了双链表数据结构,从而使整个算法的复杂性降低,实验数据表明这种改进的算法适用于VLSI中大量器件或模块的压缩问题。
关键词 平面扫描 数据结构 链表 约束关系 扫描线 元件数 路径长度 实验数据 时间复杂性 垂直平面
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快速时域模拟器FTSIM
10
作者 何磊 章开和 唐璞山 《电子学报》 EI CAS CSCD 北大核心 1995年第2期17-21,共5页
开关级快速时域模拟器FTSIM(FastTimingSIMulator),可对MOSLSI/VLSI数字电路进行逻辑功能和时间特性的模拟与验证;基于波形松弛算法,FTSIM首先将电路分解成直流连通单元(DCC),然后... 开关级快速时域模拟器FTSIM(FastTimingSIMulator),可对MOSLSI/VLSI数字电路进行逻辑功能和时间特性的模拟与验证;基于波形松弛算法,FTSIM首先将电路分解成直流连通单元(DCC),然后利用晶体管非线性模型按一定次序计算每个DCC的输出波形。在求解该模型特征方程的过程中,采用了电压步进方法,同时提出了处理DCC之间反馈问题的事件驱动自适应窗口算法。FTSIM可以充分利用电路的多速率特性和各类休眠特性来提高分析速度,测试结果表明,对于中规模的MOS数字电路,速度比SPICE提高2~3个数量级,而波形偏差约5%;并且速度提高随着被分析电路规模的增大而近似线性增加。由于被分析电路采用晶体管级描述,FTSIM可以用于分析门级和开关级逻辑,DOMINO结构等MOS电路,也可直接用于验证从集成电路版图中提取的MOS数字电路。 展开更多
关键词 VLSI 集成电路 快速时域 模拟程序 CAD
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实用版图压缩算法
11
作者 邵建华 方佳佶 +1 位作者 章开和 唐璞山 《微电子学》 CAS CSCD 1992年第1期41-45,共5页
本文给出了两种基于约束图的一维版图压缩算法,即完全约束图压缩算法和精简约束图压缩算法,并对两个算法的性能做了讨论;针对版图中较常用的曼哈顿多边形图形,文中还给出了相应的解决办法。
关键词 版图压缩 压缩算法 集成电路
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单层布线硅栅CMOS门阵列设计系统Galstar
12
作者 张钦海 万斌 +2 位作者 钱黎明 章开和 唐璞山 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1991年第6期352-359,T001,T002,共10页
本文介绍了开发完成并实用化的单层铝布线硅栅CMOS门阵列设计系统Galstar.并从应用的角度,介绍 galstar系统的特点.
关键词 集成电路 设计 硅栅 CMOS 门阵列
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基于约束图的版图压缩算法
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作者 方佳佶 章开和 唐璞山 《微电子学与计算机》 CSCD 北大核心 1990年第1期21-24,共4页
本文在简评各种版图压缩方法后,重点介绍了基于约束图模型的压缩算法,包括约束图建立、约束图求解以及约束图在二维压缩中的运用.
关键词 版图压缩 约束图 算法
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使通用电路分析程序SPICE兼有分析开关电容网络的功能
14
作者 尚中庆 章开和 《通信学报》 EI CSCD 北大核心 1990年第3期82-88,共7页
在MOS-LSI不断成熟的今天,一个新的领域——开关电容网络也迅速地发展起来,应运而生的关于开关电容网络的计算机辅助分析也很快地引起了广泛的注意。本文将论述一种与传统CAD技术相匹配的分析开关电容网络的方法,并将其在经典电路分析程... 在MOS-LSI不断成熟的今天,一个新的领域——开关电容网络也迅速地发展起来,应运而生的关于开关电容网络的计算机辅助分析也很快地引起了广泛的注意。本文将论述一种与传统CAD技术相匹配的分析开关电容网络的方法,并将其在经典电路分析程序SPICE上实现。目前经过功能扩充的SPICE 2H可以直接对开关电容网络进行时域、频域分析,对时钟相位没有任何限制。在得到同样模拟结果的前提下,我们的方法要比Nelin的速度快5~20倍。 展开更多
关键词 开关电容网络 SPICE 电路分析 程序
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用高密度可编程逻辑器件设计条码阅读器(中) 被引量:1
15
作者 章开和 《电子技术应用》 北大核心 1995年第8期28-31,共4页
本期介绍条码阅读器中的控制状态机部分的工作原理.控制状态机是本条码阅读器的核心部件.3.3 控制状态机控制状态机(见图9和图10)是本设计的核心部分,它是围绕着决定状态的3个变量SB0、SB1和SB2来工作的.状态机的任务是检测并产生基本... 本期介绍条码阅读器中的控制状态机部分的工作原理.控制状态机是本条码阅读器的核心部件.3.3 控制状态机控制状态机(见图9和图10)是本设计的核心部分,它是围绕着决定状态的3个变量SB0、SB1和SB2来工作的.状态机的任务是检测并产生基本宽度定时信号,数据移位寄存器的控制信号,以及检测差错.其状态图见图11,图12则为状态机主机状态的典型波形.下面详细介绍每个机器状态.第1个状态是IDLE(空闲)状态.在此状态,阅读器等待数据从低变到高,也就是等待发现表示条形码开始的第1个保护条.而在数据流中发现连续6个“0”,则表示条形码结束,便进入IDLE状态.在发现差错时或在版本A图案的第1个一半结束时,也立即进入IDLE状态. 展开更多
关键词 可编程逻辑器件 设计 逻辑集成电路 条码阅读器
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用高密度可编程逻辑器件设计条码阅读器(上) 被引量:1
16
作者 章开和 《电子技术应用》 北大核心 1995年第7期30-33,共4页
用一片Lattice pLSI器件实现单片条码阅读器.该条码阅读器可解读出版本A(12位数字)和版本E(6位数字)两类标准通用商品码(UPC码).
关键词 HDPLD 通用异步收发器 条码阅读器 pLSI器件
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多个ISP器件的菊花链编程结构 被引量:1
17
作者 章开和 赵元平 《今日电子》 1995年第8期105-108,63,共5页
一、引言 ISP(In-System Programmable)器件是在系统可编程逻辑器件的简称。这是一种能够在用户自己设计的目标系统中或线路板上为重构逻辑而对逻辑器件进行编程或反复改写的新型逻辑器件。采用ISP器件的硬件设计可以变得象软件那样灵... 一、引言 ISP(In-System Programmable)器件是在系统可编程逻辑器件的简称。这是一种能够在用户自己设计的目标系统中或线路板上为重构逻辑而对逻辑器件进行编程或反复改写的新型逻辑器件。采用ISP器件的硬件设计可以变得象软件那样灵活而易于修改,硬件的功能可以随时装入不同的组态结构加以修改或重新定义,还可按预定程序改变组态。 展开更多
关键词 可编程逻辑器件 ISP 菊花链编程结构
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用高密度可编程逻辑器件设计条码阅读器(下)
18
作者 章开和 《电子技术应用》 北大核心 1995年第9期35-37,43,共4页
3.4 数据移位寄存器数据移位寄存器如图13所示.由2个4bit移位寄存器SRR24组成.数据移位寄存器用来储存输入数据,直至收到一个完整的字符.通用商品码是7位码元中的2个码条,因而每收到7bit后,便收到一个完整的字符.版本E码和版本A码分别有... 3.4 数据移位寄存器数据移位寄存器如图13所示.由2个4bit移位寄存器SRR24组成.数据移位寄存器用来储存输入数据,直至收到一个完整的字符.通用商品码是7位码元中的2个码条,因而每收到7bit后,便收到一个完整的字符.版本E码和版本A码分别有6个和12个字符长.因而需要用2个计数器,以便跟踪位计数和字符计数.虽说需要用2个CBU34计数器并非直接是数据移位寄存器的组成部分,但它们跟踪已经接收到的位数和字符数.既然CBU34是4bit计数器,它们分别预置9和10作为位计数和字符计数.在阅读版本A的情况下,字符计数器在收到第6个字符后清零,以适应条形码中的12个字符.位计数器在计数到7位时产生LASTBIT(末位)信号,它告诉其它逻辑电路已经收到了一个完整的字符.另一方面,宇符计数器在收到6个字符时发出LASTCHAR(末字符)信号.控制状态机用LASTCHAR信号来定义各种机器状态. 展开更多
关键词 可编程逻辑器件 设计 条码阅读器
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用pLSI高密度可编程逻辑器件进行逻辑设计
19
作者 章开和 赵元平 《电子技术应用》 北大核心 1994年第11期39-44,共6页
以数字电子钟为例,介绍用pLSI/ispLSI高密度可编程逻辑器件进行数字逻辑设计的方法.这一设计是在计算机上通过pDS开发工具软件来实现的.
关键词 高密度 程序逻辑器件 逻辑设计
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高密度PLD在高速RISC/CISC系统中的应用
20
作者 章开和 赵元平 《微型机与应用》 1996年第4期23-25,共3页
介绍美国Lattice半导体有限公司的ispLSI和pLSI2000系列高密度PLD器件的特性及应用实例。
关键词 微处理器 RISC CISC PLD
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