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20nm高介电常数金属栅极缺陷减少技术 被引量：1
1
作者 vincent charbois Julie Lebreton +5 位作者 Mylène Savoye Eric Labonne Antoine Labourier Benjamin Dumont Chet Lenox Mike von Den Hof 《电子工业专用设备》 2017年第1期8-13,共6页
介绍了20 nm平面技术生产线前端缺陷减少的方法、结果及改善。介绍的缺陷检测优化与缺陷减少方法是针对高性能逻辑器件所用的300 mm晶圆上的高介电常数金属栅极(HKMG)层叠模块而实施的。
关键词 缺陷检测与减少(DI) 成品率改善/学习(YE)
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