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一种具有低调制深度和低功耗的自适应抗噪超高频RFID解调器设计
1
作者 王翊 陈冲 +1 位作者 许耀华 柏娜 《安徽大学学报(自然科学版)》 北大核心 2025年第1期61-69,共9页
超高频射频识别技术(radio frequency identification,简称RFID)是目前RFID发展的主流,但是传统的RFID幅度调制(amplitude shift keying,简称ASK)解调器在应对低调制深度的射频输入信号时难以实现精准解调.针对这种情况,该文基于GJB7377... 超高频射频识别技术(radio frequency identification,简称RFID)是目前RFID发展的主流,但是传统的RFID幅度调制(amplitude shift keying,简称ASK)解调器在应对低调制深度的射频输入信号时难以实现精准解调.针对这种情况,该文基于GJB7377.1B标准系统的超高频RFID ASK解调器,设计了一个由包络检测、低通滤波、放大器和比较器组成的低功耗、自适应抗噪ASK解调器.与传统的RFID ASK解调器相比,使用了迟滞放大器来实现低调制深度下的精准解调,使用了偏置电路来降低功耗,并使用了迟滞单元来抗噪.经过测试和验证,该RFID ASK解调器可以在2.31%的最小调制深度下解调信号,其功耗仅为421.63 nW,且在射频信号(radio frequency,简称RF)加入噪声的情况下也能实现精准解调. 展开更多
关键词 低调制深度 低功率 自适应抗噪 超高频射频识别技术
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基于FPGA的MobileNetV1目标检测加速器设计
2
作者 严飞 郑绪文 +2 位作者 孟川 李楚 刘银萍 《现代电子技术》 北大核心 2025年第1期151-156,共6页
卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分... 卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。 展开更多
关键词 卷积神经网络 目标检测 FPGA MobileNetV1 并行计算 硬件加速
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一种抗辐射16位25 MS/s流水线ADC
3
作者 周晓丹 苏晨 +6 位作者 刘涛 付东兵 王健安 陈光炳 李强 刘杰 郭刚 《电子科技大学学报》 北大核心 2025年第1期1-7,共7页
设计了一款抗辐射16位25 MS/s流水线型模数转换器(ADC)。根据电容失配等因素确定了第一级4位的流水线结构,并设计了改进的自举开关来提高采样线性度。为了降低系统功耗,设计了一种开关电容动态偏置电路,通过减小放大器的平均电流来降低... 设计了一款抗辐射16位25 MS/s流水线型模数转换器(ADC)。根据电容失配等因素确定了第一级4位的流水线结构,并设计了改进的自举开关来提高采样线性度。为了降低系统功耗,设计了一种开关电容动态偏置电路,通过减小放大器的平均电流来降低ADC的系统功耗。为了满足抗辐射的要求,针对电离总剂量效应和单粒子闩锁效应的机理,对电路进行抗辐射加固设计。该款抗辐射ADC在0.18μm CMOS工艺上进行制造,转换器的芯片面积为2.5 mm^(2),经过辐射试验后,在采样率25 MHz、1.8 V电源电压和30.1 MHz正弦输入的条件下,ADC的信噪比(SNR)达到了76.7 dBFS,无杂散动态范围(SFDR)为95.1 dBFS,功耗为38.76 mW,抗辐射能力达到电离总剂量100 Krad(Si)和单粒子闩锁阈值75 MeV·cm^(2)/mg,可满足空间环境的使用要求。 展开更多
关键词 模数转换器 流水线 信噪比 无杂散动态范围 抗辐射
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人工智能器件宇航应用面临的挑战与应对措施
4
作者 李家强 祝名 +6 位作者 刘承溪 张大宇 张松 梁培哲 杨舒文 刘一帆 张磊 《集成电路与嵌入式系统》 2025年第1期18-22,共5页
人工智能器件是提供实现系统功能的微小型化器件,是实现空间环境感知、自主判断、自主任务规划等的硬件载体和基础。此类新型元器件在宇航应用前,仍然面临成熟度、可靠性、抗辐射能力、宇航适用性等诸多挑战。本文从分析人工智能器件国... 人工智能器件是提供实现系统功能的微小型化器件,是实现空间环境感知、自主判断、自主任务规划等的硬件载体和基础。此类新型元器件在宇航应用前,仍然面临成熟度、可靠性、抗辐射能力、宇航适用性等诸多挑战。本文从分析人工智能器件国内外发展现状出发,分析人工智能器件宇航应用面临的挑战与应对措施,给出典型人工智能器件质量保证案例,并归纳和总结后续人工智能器件宇航应用的相关建议。 展开更多
关键词 人工智能器件 宇航应用 GPU FPGA+DSP
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面向工控MCU的超越函数单元设计
5
作者 宋敏特 刘楠 +5 位作者 茹占强 殷志珍 丁朋 王争光 程素珍 宋贺伦 《中国科学院大学学报(中英文)》 北大核心 2025年第2期260-267,共8页
设计一种基于数字迭代算法的多线程、高性能、可配置的超越函数的硬件单元,支持正余弦、反正切、求模长、指数和对数的计算,可配置4~24 bit定点小数精度。该设计使用SMIC 40 nm eFlash平台的标准单元库进行综合,最终实现了200 MHz的时... 设计一种基于数字迭代算法的多线程、高性能、可配置的超越函数的硬件单元,支持正余弦、反正切、求模长、指数和对数的计算,可配置4~24 bit定点小数精度。该设计使用SMIC 40 nm eFlash平台的标准单元库进行综合,最终实现了200 MHz的时钟频率,面积为301074μm^(2)。 展开更多
关键词 超越函数 加速器 控制算法 数字迭代算法 CORDIC
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融合AES算法和Hopfield ANN的网络数据加密传输技术
6
作者 孟轩 昝风彪 刘昕 《电子设计工程》 2025年第4期174-178,共5页
为有效保障网络数据的传输安全性,提出融合AES算法和Hopfield ANN的网络数据加密传输技术。在AES算法下实现基于AES算法的数据密钥生成。设计Hopfield ANN网络架构,利用AES算法的数据密钥定义传输序列,标定目标传输位置,实现网络数据加... 为有效保障网络数据的传输安全性,提出融合AES算法和Hopfield ANN的网络数据加密传输技术。在AES算法下实现基于AES算法的数据密钥生成。设计Hopfield ANN网络架构,利用AES算法的数据密钥定义传输序列,标定目标传输位置,实现网络数据加密传输技术方法的设计。实验结果表明,经上述方法加密后再向外传输的数据只能得到目标主机的认证,其他开放主机对于该类传输数据始终保持非响应状态,有效控制计算机网络的运行风险,提高了数据传输安全性。 展开更多
关键词 AES算法 Hopfield ANN网络 网络数据 加密传输 字节代换
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19~21 GHz GaAs高线性功率放大器MMIC
7
作者 刘晓禹 韩程浩 +7 位作者 阮文武 郭润楠 刘伶 许鑫东 侯泽文 庄园 余旭明 陶洪琪 《电子技术应用》 2025年第4期72-78,共7页
基于0.15μm GaAs高电子迁移率晶体管(pHEMT)工艺研制了一款19~21 GHz的高线性功率放大器单片微波集成电路。高峰均比信号传输场景中,功率放大器的效率和线性度对射频前端性能具有关键影响。该放大器在功放栅极级联冷模线性化电路,以补... 基于0.15μm GaAs高电子迁移率晶体管(pHEMT)工艺研制了一款19~21 GHz的高线性功率放大器单片微波集成电路。高峰均比信号传输场景中,功率放大器的效率和线性度对射频前端性能具有关键影响。该放大器在功放栅极级联冷模线性化电路,以补偿放大器辐相失真特性,进而实现线性度和效率的提升,为克服冷模对电压敏感问题,采用片上有源稳压及温度补偿偏置电路扩展动态范围,降低大动态失真,抑制工艺离散、外部离散等带来的线性度恶化问题。测试结果表明,在19~21 GHz频带内,饱和输出功率为22.3~22.8 dBm,饱和功率附加效率为35.3%~36.5%。在19GHz、20GHz和21GHz频点,输出功率19dBm时,三阶互调失真均小于-30dBc;6dB峰均比、100MHz正交频分多路复用的64-QAM调制信号激励下,平均输出功率及对应的功率附加效率为19 dBm和27%,实现了-31.9 dBc、-33.2 dBc和-31.2 dBc的邻道功率比及4.32%、4.13%和5.3%的误差矢量幅度。 展开更多
关键词 自适应稳压偏置 冷模 高线性 砷化镓
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基于FPGA的遥感图像高分辨系统设计
8
作者 程江涵 夏江南 +1 位作者 李毅 李军伟 《遥测遥控》 2025年第2期109-115,共7页
随着遥感技术的进步,对遥感图像的高分辨率需求也愈发强烈。然而,由于光学器件的限制、传感器分辨率的不足以及卫星轨道高度等因素的影响,成像设备捕获的遥感图像往往不具有理想的分辨率,成像效果不尽人意,给研究人员对遥感图像的特征... 随着遥感技术的进步,对遥感图像的高分辨率需求也愈发强烈。然而,由于光学器件的限制、传感器分辨率的不足以及卫星轨道高度等因素的影响,成像设备捕获的遥感图像往往不具有理想的分辨率,成像效果不尽人意,给研究人员对遥感图像的特征提取和分析带来了极大的困扰。为了解决该问题,本文使用模块化、可重构的系统架构,通过多行缓冲的流水线机制,基于FPGA硬件平台设计双边滤波、上采样、下采样等实时处理模块,并构造图像金字塔和拉普拉斯金字塔,通过逐层插值的方式,实现对图像的高分辨。整体系统的硬件设计基于Xilinx XC7A35T FPGA芯片实现,并根据其综合结果进行性能指标分析,系统的可移植性良好。该系统中,当图像处理模块工作时钟频率为180 MHz时,延时小于5ms,可满足系统的实时性要求。 展开更多
关键词 遥感图像 高分辨 FPGA
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基于UCIe的一种低延时Chiplet接口设计
9
作者 秦和洋 唐磊 +1 位作者 匡乃亮 梁勇 《微电子学与计算机》 2025年第3期110-116,共7页
近年来,芯粒作为通过工艺改进来解决摩尔定律失效的一种方法被越来越多的人关注。通用芯粒互连协议(Universal Chiplet Interconnect Express,UCIe)的提出为芯粒之间的互连接口标准提供了解决方案。由于在UCIe有大量的协议判断的信号,... 近年来,芯粒作为通过工艺改进来解决摩尔定律失效的一种方法被越来越多的人关注。通用芯粒互连协议(Universal Chiplet Interconnect Express,UCIe)的提出为芯粒之间的互连接口标准提供了解决方案。由于在UCIe有大量的协议判断的信号,会造成一些额外的延时,会影响在各个芯粒之间的传输效率。为此,通过优化UCIe协议,将协议层设置为默认的PCIe协议,使得两个支持PCIe接口的芯粒直接进行数据传输。采用硬件描述语言Verilog HDL设计并实现了该结构。仿真结果表明,在整个结构正常运行过程中,改进后的结构展现出了更加优异的性能,协议层可以降低大约90%的延时。 展开更多
关键词 芯粒 UCIe PCIE 原型验证
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基于RISC-V的IDEA协处理器设计
10
作者 石永超 高树静 +1 位作者 秋小强 杨海钢 《电子设计工程》 2025年第6期6-9,15,共5页
文中通过扩展指令,在芯来蜂鸟E203 MCU上实现了IDEA(International Data Encryption Algorithm)加解密算法的协处理器,并对算法核进行改进,将用辗转相除法求模乘逆元换成了基于费马小定理的实现方式,在此基础上组成了异构计算的RISC-V ... 文中通过扩展指令,在芯来蜂鸟E203 MCU上实现了IDEA(International Data Encryption Algorithm)加解密算法的协处理器,并对算法核进行改进,将用辗转相除法求模乘逆元换成了基于费马小定理的实现方式,在此基础上组成了异构计算的RISC-V SOC。与无扩展指令的IDEA加解密相比,IDEA的运算速度提升了319倍,在联华28 nm工艺下,其面积是14977μm^(2),吞吐率可达740 Mbps,最大时钟频率可达104 MHz。IDEA协处理器在时钟频率100 MHz下,数据吞吐率可达116.364 Mbps。 展开更多
关键词 RISC-V 协处理器 扩展指令 IDEA算法
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低抖动锁相环建模设计
11
作者 李龙宇 郭浩东 张霞 《河南科技》 2025年第3期5-9,共5页
【目的】深入研究锁相环(PLL)理论与设计,重点探讨其在现代集成电路系统中发挥的作用,设计出一种低抖动电荷泵锁相环(CPPLL)。【方法】在鉴频鉴相器设计过程中,从鉴频鉴相器、电荷泵、压控振荡器(VCO)、低通滤波器(LPF)、分频器等方面出... 【目的】深入研究锁相环(PLL)理论与设计,重点探讨其在现代集成电路系统中发挥的作用,设计出一种低抖动电荷泵锁相环(CPPLL)。【方法】在鉴频鉴相器设计过程中,从鉴频鉴相器、电荷泵、压控振荡器(VCO)、低通滤波器(LPF)、分频器等方面出发,进行详细分析和建模。通过增加复位信号通路上的延迟来减小鉴相死区,从而降低压控振荡器的电压纹波。采用二阶RC滤波器作为环路滤波器优化噪声,并采用计数器作为分频器,对锁相环进行系统级建模及仿真分析。在仿真完成后,对锁相环各模块进行噪声分析。【结果】在输入信号为10 MHz的前提下,锁相环锁定时间为7μs,输出频率为250 MHz。【结论】该研究不仅为高速数据传输技术中的锁相环设计提供有效的设计方案,也为其他领域锁相环的应用提供参考和借鉴。 展开更多
关键词 低抖动 锁相环 建模
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Buck-Boost转换器总剂量辐射效应分析与抗辐射加固设计方法
12
作者 郭仲杰 卢沪 +1 位作者 刘楠 吴龙胜 《北京航空航天大学学报》 北大核心 2025年第2期389-396,共8页
DC-DC转换器在总剂量辐射环境下会带来输出电压漂移、线性调整率与负载调整率下降等影响,使得电路的输出稳定性能变差。针对传统基于工艺与版图的抗总剂量辐射效应加固方法会带来成本较高、版图面积过大及普适性较差等问题,提出一种实... DC-DC转换器在总剂量辐射环境下会带来输出电压漂移、线性调整率与负载调整率下降等影响,使得电路的输出稳定性能变差。针对传统基于工艺与版图的抗总剂量辐射效应加固方法会带来成本较高、版图面积过大及普适性较差等问题,提出一种实时监测与自适应加固并行的抗总剂量辐射效应加固设计方法,可脱离工艺实现在电路级层面的总剂量辐射效应加固,提升了Buck-Boost转换器的抗总剂量辐射能力。基于0.18μm BCD工艺对所提方法进行具体电路设计与物理实现验证,结果表明:在剂量值为2000 Gy(Si)的条件下,可将系统增益的下降率从19.26%补偿至6.65%,输出电压漂移率从0.0663%改善至0.0074%,负载调整率和线性调整率分别降低2.15%/A和0.0389%/V,为电路与系统级的抗总剂量辐射效应加固设计提供了一种新方法。 展开更多
关键词 总剂量辐射效应 加固设计 Buck-Boost转换器 误差放大器 实时监测
原文传递
适用于STT-MRAM的写电压产生电路设计
13
作者 莫愁 王艳芳 +1 位作者 李嘉威 陆楠楠 《电子与封装》 2025年第1期29-34,共6页
自旋转移力矩随机磁存储器(STT-MRAM)是一种新型的非易失性存储器,在各行各业均具有广泛的应用前景。STT-MRAM使用磁隧道结(MTJ)器件来存储信息,写电压通常是零温度系数的,但MTJ的临界翻转电压具有负温度特性,高温时写电压与临界翻转电... 自旋转移力矩随机磁存储器(STT-MRAM)是一种新型的非易失性存储器,在各行各业均具有广泛的应用前景。STT-MRAM使用磁隧道结(MTJ)器件来存储信息,写电压通常是零温度系数的,但MTJ的临界翻转电压具有负温度特性,高温时写电压与临界翻转电压相差较大,影响器件寿命,低温时写电压与临界翻转电压接近,甚至可能低于临界翻转电压,导致写入困难。针对MTJ的临界翻转电压的负温度特性,设计了一款宽温区温度自适应的写电压产生电路,在-40~125℃下为MTJ提供稳定的写电压,实现宽温度范围尤其是低温下数据的正常写入,并提高了高温下器件的寿命。经过后仿真验证,该电路在-40~125℃温度范围内均能实现MTJ成功写入,且写入电压与临界翻转电压的差值在100 mV左右。 展开更多
关键词 自旋转移力矩随机磁存储器 磁隧道结 宽温区 温度自适应 写电压产生电路
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低功耗增量式Sigma-Delta ADC的设计
14
作者 岳佳琪 李敬国 喻松林 《激光与红外》 北大核心 2025年第1期75-80,共6页
通过将模-数转换器(ADC)集成到红外焦平面读出电路中实现模拟信号的数字化以及基于数字信号的智能化的技术,是目前国际上最先进的红外焦平面数字化技术。作为数字化读出电路的核心组成部分,ADC的性能指标直接影响着整体电路性能。ADC的... 通过将模-数转换器(ADC)集成到红外焦平面读出电路中实现模拟信号的数字化以及基于数字信号的智能化的技术,是目前国际上最先进的红外焦平面数字化技术。作为数字化读出电路的核心组成部分,ADC的性能指标直接影响着整体电路性能。ADC的系统架构可以分为芯片级ADC,列级ADC和像素级ADC,列级ADC是目前在红外焦平面应用最广泛的结构。依据列级数字化读出电路对ADC的要求,本文设计了一种二阶前馈增量式Sigma-Delta ADC,采用1.8 V的电源电压,ADC转换速率为26kS/s,要实现14 bit的量化精度,单个ADC功耗小于100μW。采用CMOS工艺进行电路设计,仿真结果表明,所设计的增量式Sigma-Delta ADC能够满足系统设计指标。 展开更多
关键词 低功耗电路 列级ADC 增量式Sigma-Delta ADC
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面向商业航天卫星成本效益的三模冗余软错误防护技术:近似计算的实践 被引量：2
15
作者 李炎 胡岳鸣 曾晓洋 《电子与信息学报》 EI CAS CSCD 北大核心 2024年第5期1604-1612,共9页
三模冗余(TMR)作为如今集成电路可靠性领域中最为常用且有效的软错误加固技术,在满足高容错要求之时,不可避免地牺牲了庞大的硬件损耗。为实现面积、功耗等硬件性能和容错电路加固能力的折中考虑,适应低成本高可靠性加固的时代需求,针... 三模冗余(TMR)作为如今集成电路可靠性领域中最为常用且有效的软错误加固技术,在满足高容错要求之时,不可避免地牺牲了庞大的硬件损耗。为实现面积、功耗等硬件性能和容错电路加固能力的折中考虑,适应低成本高可靠性加固的时代需求,针对基于近似计算的三模冗余加固技术(ATMR)进行研究,该文提出一种基于近似门单元(ApxLib)的动态调整多目标优化框架(ApxLib+DAMOO)。首先,其基本优化框架采用非支配排序遗传算法(NSGA-Ⅱ)实现,通过极性分析与预创建的近似库对电路实现快速近似。随后,该框架提出动态概率调整和极性扩张两种创新机制,根据可测性分析对遗传算法中门单元的突变概率进行动态更新,对双向门单元进行定向识别和重构,以实现寻优效率和寻优效果的双重优化。实验结果表明,该文提出的优化框架与传统NSGA-Ⅱ相比,在相同硬件损耗下可实现最大10%~20%的额外软错误率(SER)降低,且其执行时间平均降低18.7%。 展开更多
关键词 容软错误加固 三模冗余 近似计算 多目标优化
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面向边缘计算的可重构CNN协处理器研究与设计 被引量：1
16
作者 李伟 陈億 +2 位作者 陈韬 南龙梅 杜怡然 《电子与信息学报》 EI CAS CSCD 北大核心 2024年第4期1499-1512,共14页
随着深度学习技术的发展,卷积神经网络模型的参数量和计算量急剧增加,极大提高了卷积神经网络算法在边缘侧设备的部署成本。因此,为了降低卷积神经网络算法在边缘侧设备上的部署难度,减小推理时延和能耗开销,该文提出一种面向边缘计算... 随着深度学习技术的发展,卷积神经网络模型的参数量和计算量急剧增加,极大提高了卷积神经网络算法在边缘侧设备的部署成本。因此,为了降低卷积神经网络算法在边缘侧设备上的部署难度,减小推理时延和能耗开销,该文提出一种面向边缘计算的可重构CNN协处理器结构。基于按通道处理的数据流模式,提出的两级分布式存储方案解决了片上大规模的数据搬移和重构运算时PE单元间的大量数据移动导致的功耗开销和性能下降的问题;为了避免加速阵列中复杂的数据互联网络传播机制,降低控制的复杂度,该文提出一种灵活的本地访存机制和基于地址转换的填充机制,使得协处理器能够灵活实现任意规格的常规卷积、深度可分离卷积、池化和全连接运算,提升了硬件架构的灵活性。本文提出的协处理器包含256个PE运算单元和176 kB的片上私有存储器,在55 nm TT Corner(25°C,1.2 V)的CMOS工艺下进行逻辑综合和布局布线,最高时钟频率能够达到328 MHz,实现面积为4.41 mm^(2)。在320 MHz的工作频率下,该协处理器峰值运算性能为163.8 GOPs,面积效率为37.14GOPs/mm^(2),完成LeNet-5和MobileNet网络的能效分别为210.7 GOPs/W和340.08 GOPs/W,能够满足边缘智能计算场景下的能效和性能需求。 展开更多
关键词 硬件加速 卷积神经网络 可重构 ASIC
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一种低功耗高稳定性的LDO设计 被引量：2
17
作者 谢海情 曹武 +2 位作者 崔凯月 赵欣领 刘顺城 《电子设计工程》 2024年第14期115-120,共6页
基于Nuvoton 0.35μm CMOS工艺,设计了一种低功耗、高稳定性、高瞬态响应的无片外电容低压差线性稳压器(LDO)。误差放大器为交叉耦合结构,通过调节耦合对的比例可在低电流下获得相对大带宽和高增益,从而保证系统稳定性。电路基于自适应... 基于Nuvoton 0.35μm CMOS工艺,设计了一种低功耗、高稳定性、高瞬态响应的无片外电容低压差线性稳压器(LDO)。误差放大器为交叉耦合结构,通过调节耦合对的比例可在低电流下获得相对大带宽和高增益,从而保证系统稳定性。电路基于自适应偏置结构,动态跟随负载电流变化,为前级误差放大器提供偏置电流,提高环路带宽进而提高LDO的瞬态响应。仿真结果表明,LDO的输入范围为1.3~3.3 V,输出电压稳定在1.2 V,压差仅为100 mV;全负载范围内相位裕度(PM)最差为64.4°;负载电流在0.1μA~20 mA跳变时,欠冲电压为71.52 mV、恢复时间为526 ns,过冲电压为90.217 mV、恢复时间为568 ns,最小静态电流为5.17μA。 展开更多
关键词 低压差线性稳压器(LDO) 无片外电容 低功耗 瞬态响应
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一种应用于12 bit SAR ADC C-R混和式DAC 被引量：1
18
作者 谢海情 陈振华 +1 位作者 谷洪波 曹武 《电子设计工程》 2024年第12期113-117,共5页
针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。对电路进行非线性分析选取合理的元件尺寸。另外,采用非交叠时钟... 针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。对电路进行非线性分析选取合理的元件尺寸。另外,采用非交叠时钟电路作为开关控制时序,避免开关切换时引起瞬态毛刺导致电容电荷泄露。基于GSMC 95 nm工艺,完成电路、版图设计与仿真,并完成流片测试,DAC版图总面积为317.2μm×262.5μm,流片测试结果表明,DNL的范围为-0.38~+0.44 LSB,INL的范围为-0.73~+0.4 LSB,满足12位ADC的设计要求。 展开更多
关键词 数模转换器 逐次逼近型 电容电阻结构 温度计编码
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基于Amdahl定律的异构多核密码处理器能效模型研究
19
作者 李伟 郎俊豪 +1 位作者 陈韬 南龙梅 《电子学报》 EI CAS CSCD 北大核心 2024年第3期849-862,共14页
边缘计算安全的资源受限特征及各种新型密码技术的应用,对多核密码处理器的高能效、异构性提出需求,但当前尚缺乏相关的异构多核能效模型研究.本文基于扩展Amdahl定律,引入密码串并特征、异构多核结构、数据准备时间、动态电压频率调节... 边缘计算安全的资源受限特征及各种新型密码技术的应用,对多核密码处理器的高能效、异构性提出需求,但当前尚缺乏相关的异构多核能效模型研究.本文基于扩展Amdahl定律,引入密码串并特征、异构多核结构、数据准备时间、动态电压频率调节等因素,将核划分空闲、活跃状态,建立异构多核密码处理器的能效模型.MATLAB仿真结果表明,数据准备时间占比小于10%时,对能效的负面影响大幅下降;固定电压,频率缩放会影响能效值大小;处理器核空闲/活跃能耗比例越小,能效值越大.架构上,固定异构核,同构核数量与密码任务最大并行度相等时能效值最大,最佳异构核数可由模型变化参数仿真得到;多任务调度执行上,流水与并发执行有利于能效值的进一步提升.多核密码处理器芯片板级测试结果表明,仿真结果与实测数据相关系数接近1,芯片实测的数据准备时间、电压频率缩放等因素的影响与仿真分析基本一致,验证了所提能效模型的有效性.该文重点从影响能效变化趋势因素上,为多核密码处理器异构、高能效设计提供一定的理论分析基础与建议. 展开更多
关键词 密码处理器 多核处理器 异构 AMDAHL定律 能效模型
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用于SPAD阵列的高速主被动混和淬灭电路
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作者 郑丽霞 尤旺巧 +3 位作者 胡康 吴金 孙伟锋 周幸叶 《红外与激光工程》 EI CSCD 北大核心 2024年第7期78-85,共8页
单光子雪崩二极管(Single Photon Avalanche Diode,SPAD)具有响应速度快、抗干扰能力强等优点,具备优异的单光子检测能力,因而在激光雷达、量子通信应用、荧光光谱分析等弱光探测领域得到了广泛应用。在单光子探测成像领域中,为了获得... 单光子雪崩二极管(Single Photon Avalanche Diode,SPAD)具有响应速度快、抗干扰能力强等优点,具备优异的单光子检测能力,因而在激光雷达、量子通信应用、荧光光谱分析等弱光探测领域得到了广泛应用。在单光子探测成像领域中,为了获得更高的分辨率和更快的扫描探测速度,探测器正朝着大规模阵列化和高度集成化的方向发展,阵列应用要求淬灭电路较小的电路面积。基于盖革模式下SPAD的探测成像应用,建立了雪崩信号检测与淬灭的信号模型,并通过数学分析得到了混和淬灭电路中的最优检测电阻取值,在理论分析基础上对混合淬灭电路的结构和参数进行了设计与优化。根据建模分析结果,设计了一种主被动混合的高速淬灭电路结构,以较小的电路面积实现了雪崩信号快速检测与淬灭。基于TSMC 0.35μm CMOS工艺完成了电路版图的设计与流片。芯片测试结果表明,电路的淬灭时间约为2.9 ns,复位时间为1.75 ns。结合版图面积的占用情况,所设计的电路具有较高的“性价比”,可以满足SPAD阵列型读出电路的需求,具有快速雪崩淬灭和复位的特点。 展开更多
关键词 单光子雪崩二极管 主被动混合淬灭 最优检测电阻 阵列应用
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