Design of A 1.2 V Low-Power Clock Generator

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作者 Xu Zhuang Yu HuiYue Zhang Hui LinXia 《半导体技术》 CAS CSCD 北大核心 2011年第12期953-956,共4页

原文传递

面向高性能计算机光互连的低抖动Retimer电路

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作者 刘庆 王和明 +2 位作者 吕方旭 张庚 吕栋斌 《计算机工程与科学》 CSCD 北大核心 2024年第11期1940-1948,共9页

随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对... 随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。 展开更多

关键词 Retimer电路 时钟数据恢复(CDR) 锁相环(PLL) 低抖动

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应用于高速数据采集系统的超低抖动时钟电路 被引量：7

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作者 李海涛 李斌康 +2 位作者 阮林波 田耕 张雁霞 《数据采集与处理》 CSCD 北大核心 2020年第6期1192-1199,共8页

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频... 分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。 展开更多

关键词 高速数据采集 超低时钟抖动 相位噪声 时钟生成 模拟输入带宽

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多路基于TLK2711高速串行图像数据的传输系统 被引量：6

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作者 余达 刘金国 +4 位作者 徐东 孔德柱 陈佳豫 梅贵 周磊 《液晶与显示》 CAS CSCD 北大核心 2017年第10期815-821,共7页

为提高多路高速串行图像数据传输在航天应用中的FPGA IO利用率,同时克服接收到的多路并行恢复数据相对相位不确定性问题,采用时钟分路器同时为多路TLK2711和FPGA提供低抖动时钟。对于串行数据发送,采用FPGA内部的数字时钟管理单元(DCM)... 为提高多路高速串行图像数据传输在航天应用中的FPGA IO利用率,同时克服接收到的多路并行恢复数据相对相位不确定性问题,采用时钟分路器同时为多路TLK2711和FPGA提供低抖动时钟。对于串行数据发送,采用FPGA内部的数字时钟管理单元(DCM)对发送数据的相位进行调整,并采用TLK2711的内部环回功能进行发送数据和时钟相位的动态自适应调整。对于串行数据接收,采用高速异步数据缓存将多路相对相位不确定的数据调理为参考相同时钟,最终转换为满足Camera Link接口协议的图像数据。实验结果表明,采用时钟分路器可大大降低时钟抖动,该传输系统工作稳定可靠,最大传输速率可达6.8Gbit/s。此方法可大大提高FPGA内部的资源利用率,实现多路并行恢复数据的相对确定相位,满足多通道基于TLK2711的高速串行数据的高稳定传输要求。 展开更多

关键词 高速串行图像数据 IO利用率 低抖动时钟 动态自适应调整 相位不确定

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基于有载品质因数的低抖动时钟电路研究 被引量：4

5

作者 邱渡裕 田书林 +1 位作者 谭峰 曾浩 《仪器仪表学报》 EI CAS CSCD 北大核心 2015年第7期1584-1591,共8页

抖动作为衡量时钟信号质量的重要指标,对电子系统的性能具有重要意义。数据采集系统要获得良好的信噪比,就必须要有高性能低抖动的时钟信号。本文应用相位噪声与抖动的关系,同时结合相位噪声Leeson模型,研究了时钟信号发生电路的抖动及... 抖动作为衡量时钟信号质量的重要指标,对电子系统的性能具有重要意义。数据采集系统要获得良好的信噪比,就必须要有高性能低抖动的时钟信号。本文应用相位噪声与抖动的关系,同时结合相位噪声Leeson模型,研究了时钟信号发生电路的抖动及相位噪声特性,分析了电路有载品质因数QL对抖动的影响,并给出了电路主要器件与抖动关系的显性表达式。以一种100 MHz低抖动时钟信号发生电路为例,进行了理论分析、仿真和实验验证,并将其应用到2.5 GHz采样时钟信号发生电路中进行了对比测试。结果表明,提高电路的有载品质因素QL可以明显改善其抖动及相位噪声特性。 展开更多

关键词 相位噪声 低抖动时钟 有载品质因数

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一种新型低抖动快速锁定时钟稳定电路 被引量：2

6

作者 张奉江 周述涛 +1 位作者 李儒章 张正璠 《微电子学》 CAS CSCD 北大核心 2008年第1期137-140,共4页

介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100... 介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100 MHz输入时钟频率下,输出时钟抖动为56 fs,电路的功耗仅有35 mW。 展开更多

关键词 时钟稳定电路 低时钟抖动 模拟集成电路

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一种宽带高性能TIADC时钟发生器 被引量：6

7

作者 朱志东 邹月娴 陶阁 《数据采集与处理》 CSCD 北大核心 2009年第B10期177-181,共5页

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案。该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的C... 针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案。该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟。设计实现的时钟发生器已经成功用于4通道12 bit 320 MHz采样率的TIADC系统。测试结果表明,该时钟发生器具有10 ps延迟偏差和在80 MHz频率下不超过2 ps的时钟抖动。 展开更多

关键词 时钟树 TIADC系统 时钟发生器 时间失配 低抖动

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面向超高清微显示器的20Gbps低抖动CDR设计

8

作者 吴浩 季渊 +1 位作者 郑志杰 穆廷洲 《固体电子学研究与进展》 CAS 北大核心 2022年第4期323-328,共6页

针对超高清硅基微显示器对接口电路高信号带宽的要求,设计了一款20 Gbps的双环路低抖动时钟数据恢复电路。该电路工作在锁频环路时,锁定检测器控制电荷泵电流逐步减小,有效降低控制电压纹波,并采用LDO镜像结构抑制环形压控振荡器电源纹... 针对超高清硅基微显示器对接口电路高信号带宽的要求,设计了一款20 Gbps的双环路低抖动时钟数据恢复电路。该电路工作在锁频环路时,锁定检测器控制电荷泵电流逐步减小,有效降低控制电压纹波,并采用LDO镜像结构抑制环形压控振荡器电源纹波及不同电源节点间的纹波串扰,减少环路噪声。测试结果表明,提出的微显示器架构和设计的CDR电路可实际应用于超高清硅基OLED微显示器,恢复出的20 Gbps数据峰峰值抖动为36.8 ps,捕获范围为17.4~21.7 GHz,功耗为43 mW。 展开更多

关键词 微显示器 时钟数据恢复电路 电源纹波 低抖动

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1.25Gbps串并并串转换接收器的低抖动设计 被引量：4

9

作者 刘玮 肖磊 杨莲兴 《固体电子学研究与进展》 CAS CSCD 北大核心 2009年第1期99-105,共7页

对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电... 对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。 展开更多

关键词 低抖动 时钟数据恢复电路 压控振荡器 双环 鉴相器 串并并串转换

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一种超宽带光电混合结构A/D转换器 被引量：1

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作者 蒋飞宇 朱璨 +2 位作者 俞宙 付东兵 夏茜 《微电子学》 CAS 北大核心 2021年第4期466-470,共5页

现代宽带数字接收机对高性能模数转换器(ADC)的需求逐渐增大,而电子学ADC因载流子迁移速率限制无法实现超宽带直接数字采样。基于光子技术超宽带、超高速的特性,文章提出了一种光电混合结构的ADC技术。通过采用基于超短光脉冲的光学采... 现代宽带数字接收机对高性能模数转换器(ADC)的需求逐渐增大,而电子学ADC因载流子迁移速率限制无法实现超宽带直接数字采样。基于光子技术超宽带、超高速的特性,文章提出了一种光电混合结构的ADC技术。通过采用基于超短光脉冲的光学采样代替基于电子学半导体技术的采样/保持(S/H)电路来大幅提高采样带宽。采用时分复用及多通道电学ADC量化技术实现信号数字编码。最后通过数字域均衡与线性化处理提高系统性能,实现了对频率大于24 GHz的微波信号的直接采样,采样信噪比大于40 dB,为超宽带微波信号高精度直接数字化提供了有效途径。 展开更多

关键词 光电混合结构ADC 光学采样 低时钟抖动 电学量化

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基于改进延迟锁相环的高速低抖动时钟电路的开发与设计

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作者 沈学锋 《电子设计工程》 2016年第9期48-50,53,共4页

文中针对传统时钟产生电路精度低且抖动大的问题,开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明,当输入时钟信号频率为20~150 MHz时,输出时钟信号占空比稳定在（50±0.15）%,时钟抖动在0.8 ps之内,不仅实现了精... 文中针对传统时钟产生电路精度低且抖动大的问题,开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明,当输入时钟信号频率为20~150 MHz时,输出时钟信号占空比稳定在（50±0.15）%,时钟抖动在0.8 ps之内,不仅实现了精度的增大,且还具有低抖动的功能,满足了高速高精度ADC转换器的时钟要求。 展开更多

关键词 高速模数转换器 延迟锁相环 时钟电路 高精度低抖动

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一种用于10Gb/s Serdes的40nm CMOS锁相环 被引量：1

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作者 刘认 罗林 +2 位作者 孟煦 刁盛锡 林福江 《微电子学》 CAS CSCD 北大核心 2016年第6期767-771,共5页

提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流... 提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40nm工艺下完成设计,在1.1V的供电电压下,锁相环的总电流为7.6mA,输出5GHz时钟在10kHz^100 MHz积分范围内的均方根抖动约为107fs,芯片尺寸仅为780μm×410μm。 展开更多

关键词 CMOS锁相环 低抖动 多相时钟 正交LC压控振荡器

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一种高速连续时间Sigma-Delta ADC设计 被引量：2

13

作者 张洲洋 王新安 张兴 《现代电子技术》 2010年第20期1-4,共4页

在TSMC 0.18μm CMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma-Delta ADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域,它采用三阶RC积分环路滤波结构,提高了可达到的精度。针对环路延时降低系统稳定性的问... 在TSMC 0.18μm CMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma-Delta ADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域,它采用三阶RC积分环路滤波结构,提高了可达到的精度。针对环路延时降低系统稳定性的问题,在环路中引入半个采样周期的延时,以此提高调制器的精度;同时采用非回零的DAC结构来减小系统对时钟抖动的敏感度。通过结构的选取和非回零的DAC结构的使用,调制器对时钟抖动有很强的忍受能力。该Sigma-Delta ADC的带宽可以达到5 MHz,信噪比可达63.6 dB(10位),整个调制器在1.8 V的电压下,功耗仅为32 mW。 展开更多

关键词 Sigma—Delta A/D转换器 连续时间调制器 高速低功耗ADC调制器 时钟抖动

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100Gb/s线路侧光收发模块中ADC的时钟方案 被引量：1

14

作者 申曜铭 黄芝平 +1 位作者 刘德胜 巴俊皓 《光通信技术》 北大核心 2016年第3期40-42,共3页

100Gb/s线路侧光收发模块中ADC的时钟设计关键在于保证时钟的低抖动性,是光模块可靠工作的基础。介绍了100Gb/s线路侧光收发模块的基本架构和工作流程,提出两种时钟方案,对比分析了两种方案的性能,对线路侧光收发模块中ADC的时钟设计具... 100Gb/s线路侧光收发模块中ADC的时钟设计关键在于保证时钟的低抖动性,是光模块可靠工作的基础。介绍了100Gb/s线路侧光收发模块的基本架构和工作流程,提出两种时钟方案,对比分析了两种方案的性能,对线路侧光收发模块中ADC的时钟设计具有一定参考借鉴意义。 展开更多

关键词 100Gb/s 线路侧光收发模块 64GS/s ADC 低抖动时钟

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一种低功耗倍频延迟锁相环设计 被引量：1

15

作者 诸荣臻 潘意杰 唐中 《微电子学与计算机》 2022年第12期93-99,共7页

多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Lo... 多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%). 展开更多

关键词 延迟锁相环 时钟抖动 低功耗 电荷泵

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用于星光III激光同步系统的低抖动时钟整形技术

16

作者 刘亚迪 王超 +1 位作者 党钊 陈骥 《太赫兹科学与电子信息学报》 北大核心 2018年第6期1109-1112,共4页

针对参考时钟源高电平脉冲宽度窄(小于2 ns)和本底噪声大的问题,通过使用一种时钟低抖动整形技术方案,使参考时钟经过锁相整形后高电平脉冲宽度大于3 ns、锁相相位时间抖动均方根(RMS)值小于5 ps。目前该方案已成功用于星光III激光装置... 针对参考时钟源高电平脉冲宽度窄(小于2 ns)和本底噪声大的问题,通过使用一种时钟低抖动整形技术方案,使参考时钟经过锁相整形后高电平脉冲宽度大于3 ns、锁相相位时间抖动均方根(RMS)值小于5 ps。目前该方案已成功用于星光III激光装置的联机实验,情况良好,对其他类似需要精密时钟的装置具有极大的借鉴意义。 展开更多

关键词 脉冲宽度 本底噪声 低抖动 时钟整形 信号完整性

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一种低抖动低杂散的亚采样锁相环 被引量：1

17

作者 罗林 孟煦 +1 位作者 刘认 林福江 《微电子学》 CAS CSCD 北大核心 2017年第1期70-73,共4页

设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化... 设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66dBc;亚采样锁相环输出时钟的相位噪声在10kHz^100 MHz区间内积分,得到均方根抖动为0.26ps。 展开更多

关键词 时钟产生 电荷泵杂散机理 锁相环 低杂散 低抖动

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正弦平滑时间幅度调制的低抖动时钟信号产生

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作者 苏燕婷 宋茂忠 +2 位作者 崔畅 沈通 严峰 《电讯技术》 北大核心 2022年第6期808-812,共5页

针对低抖动时间幅度调制时钟信号引入滤波失真的问题,提出了一种正弦平滑改进的时间幅度调制方法,对时间幅度调制时钟信号进行正弦函数平滑处理,在保持过零点抖动较小前提下,改善时钟信号的频谱特性。仿真分析和现场可编程门阵列(Field ... 针对低抖动时间幅度调制时钟信号引入滤波失真的问题,提出了一种正弦平滑改进的时间幅度调制方法,对时间幅度调制时钟信号进行正弦函数平滑处理,在保持过零点抖动较小前提下,改善时钟信号的频谱特性。仿真分析和现场可编程门阵列(Field Programmable Gate Array,FPGA)硬件实现结果表明,产生的正弦平滑时间幅度调制时钟信号有效抑制了带限失真,优于普通的数字压控振荡器和原始的时间幅度调制时钟信号。 展开更多

关键词 低抖动时钟 时间幅度调制 正弦平滑 带限失真

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高分辨率数字示波器关键电路设计

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作者 吕增强 刘洪庆 田万里 《电子质量》 2022年第6期27-30,共4页

该文介绍了高分辨率数字示波器的研究背景,分析了现代高端数字示波器设计与实现过程中的一些技术难点。针对技术难点,给出关键电路低抖动采样时钟电路的设计思想及具体实现方案,并给出了设计结果,关键指标达到了设计要求。该技术可应用... 该文介绍了高分辨率数字示波器的研究背景,分析了现代高端数字示波器设计与实现过程中的一些技术难点。针对技术难点,给出关键电路低抖动采样时钟电路的设计思想及具体实现方案,并给出了设计结果,关键指标达到了设计要求。该技术可应用于示波器产业化生产过程中。 展开更多

关键词 高分辨率数字示波器 低抖动时钟 ADC

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宽带ADC低抖动时钟驱动电路的分析与设计 被引量：2

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作者 程龙 罗磊 任俊彦 《复旦学报（自然科学版）》 CAS CSCD 北大核心 2009年第4期499-505,共7页

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的... 提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器. 展开更多

关键词 时钟驱动电路 低抖动 模数转换器 信噪比 时钟缓冲器 时钟放大器

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