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一种基于C单元的三节点翻转自恢复锁存器
1
作者 徐辉 朱烁 +3 位作者 孙皓洁 马瑞君 梁华国 黄正峰 《计算机工程与科学》 CSCD 北大核心 2024年第1期37-45,共9页
随着集成电路中工艺尺寸的不断缩减,锁存器也越来越容易受到粒子辐射引起的三节点翻转的影响。针对该问题,基于C单元的结构,提出一种低功耗、低延时和高鲁棒性的三节点翻转并自恢复的MKEEP锁存器。通过仿真实验和PVT的波动实验表明,相... 随着集成电路中工艺尺寸的不断缩减,锁存器也越来越容易受到粒子辐射引起的三节点翻转的影响。针对该问题,基于C单元的结构,提出一种低功耗、低延时和高鲁棒性的三节点翻转并自恢复的MKEEP锁存器。通过仿真实验和PVT的波动实验表明,相对于其他拥有三节点容忍或自恢复能力的锁存器,该锁存器拥有低功耗、低延迟和更小的面积开销,且对工艺、电压和温度的敏感度较低,优势明显。 展开更多
关键词 粒子辐射 三节点翻转 锁存器 自恢复
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一种低开销的三节点翻转容忍锁存器设计
2
作者 秦学伟 《河南科技》 2024年第8期9-13,共5页
【目的】随着半导体技术的发展,集成电路特征尺寸不断缩小,导致其对软错误更加敏感,因此需要对集成电路存储单元进行加固。【方法】使用Hspice进行实验与仿真,基于PTM32nm CMOS工艺,提出了一种低开销的三节点翻转容忍锁存器结构。【结... 【目的】随着半导体技术的发展,集成电路特征尺寸不断缩小,导致其对软错误更加敏感,因此需要对集成电路存储单元进行加固。【方法】使用Hspice进行实验与仿真,基于PTM32nm CMOS工艺,提出了一种低开销的三节点翻转容忍锁存器结构。【结果】该锁存器包含2个单节点自恢复模块、1个二级错误拦截模块、3个传输门。每个自恢复模块由1个施密特触发器和1个钟控的施密特触发器组成,首尾相连形成环形结构,有效地实现了三节点翻转的容忍。【结论】仿真结果表明:与现有的其他功能相同的锁存器相比,所提出的锁存器具有完整的三节点容忍能力,并且将功耗、延迟、面积、功率延迟积分别降低了约37.58%、41.25%、27.77%、75.83%。 展开更多
关键词 锁存器 软错误 三节点翻转
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32 nm工艺下基于输入分离C单元的三节点翻转容忍锁存器设计
3
作者 夏宇 《现代信息科技》 2024年第9期43-46,52,共5页
随着集成电路特征尺寸的不断缩减,存储电路中单粒子效应造成的多节点翻转的概率越来越大,严重影响了电路的可靠性。因此,为了增加存储电路的抗辐射加固能力和可靠性,提出一种三节点翻转加固锁存器TNUTL。该锁存器使用双模冗余和输入分离... 随着集成电路特征尺寸的不断缩减,存储电路中单粒子效应造成的多节点翻转的概率越来越大,严重影响了电路的可靠性。因此,为了增加存储电路的抗辐射加固能力和可靠性,提出一种三节点翻转加固锁存器TNUTL。该锁存器使用双模冗余和输入分离C单元实现100%三节点翻转容忍能力。钟控技术和传输门的使用有效降低了锁存器的功耗和延迟。32 nm CMOS工艺下的仿真结果表明,所提出的锁存器对比同类型结构平均降低了36.84%的功耗和65.31%的延迟,以及82.13%的功耗延迟积。 展开更多
关键词 锁存器 C单元 软错误 三节点翻转
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基于交叉耦合单元的三节点翻转自恢复锁存器
4
作者 徐辉 朱烁 周静 《绥化学院学报》 2023年第3期142-146,共5页
在纳米CMOS技术中,因恶劣辐射环境引起的三节点翻转(TNU)在存储单元例如锁存器中变得越来越敏感。为了缓解软错误对集成电路的影响,提出了一种新型低开销三节点翻转自恢复辐射加固锁存器设计。该锁存器主要由12个交叉耦合单元反馈互锁组... 在纳米CMOS技术中,因恶劣辐射环境引起的三节点翻转(TNU)在存储单元例如锁存器中变得越来越敏感。为了缓解软错误对集成电路的影响,提出了一种新型低开销三节点翻转自恢复辐射加固锁存器设计。该锁存器主要由12个交叉耦合单元反馈互锁组成,形成十字结构。利用交叉耦合单元间的数据反馈,内部节点的有序组合,实现了TNU自恢复。HSPICE仿真验证了该锁存器的可靠性,与最新的TNU自恢复的锁存器相比,该锁存器的功耗、延迟、面积和三者乘积分别降低了5%、72.52%、42.81%以及85.1%,且对工艺、电压和温度波动都较稳定。 展开更多
关键词 集成电路 辐射加固 软错误 三节点翻转 自恢复
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基于双模互锁的抗三节点翻转锁存器设计
5
作者 徐辉 孙聪 +3 位作者 周乐 梁华国 黄正峰 李丹青 《半导体技术》 CAS 北大核心 2021年第10期759-764,794,共7页
随着半导体工艺的发展,集成电路对单粒子效应所引起的软错误更加敏感。为了减弱或消除软错误对集成电路的影响,提出了一种基于32 nm CMOS工艺的抗三节点翻转(TNU)锁存器。该锁存器通过两个互锁的单节点翻转自恢复单元与C单元相连来抗TN... 随着半导体工艺的发展,集成电路对单粒子效应所引起的软错误更加敏感。为了减弱或消除软错误对集成电路的影响,提出了一种基于32 nm CMOS工艺的抗三节点翻转(TNU)锁存器。该锁存器通过两个互锁的单节点翻转自恢复单元与C单元相连来抗TNU。此外,由于使用时钟门控技术、快速传输路径以及较少的晶体管,使该锁存器的功耗和延迟较低。HSPICE仿真结果表明该锁存器能够抗TNU,与其他先进的辐射加固锁存器相比,该锁存器在减少晶体管数量约34%的情况下,其功耗和延迟分别降低了约58%和21%,而功耗延迟积降低了约68%,并且对工艺、电压和温度(PVT)的波动具有低灵敏度。 展开更多
关键词 软错误 三节点翻转(tnu) 锁存器 时钟门控 快速传输路径
原文传递
一种新型低成本三节点翻转容错的锁存器设计 被引量：1
6
作者 徐辉 周乐 《电子测试》 2021年第15期15-17,20,共4页
基于抗辐射加固技术,提出了一种新颖的低功耗的三模冗余三节点翻转容错锁存器,锁存器由三个单节点翻转自恢复模块组成,每个模块包含四个互锁的C单元,使用了时钟门控技术和快速通路,避免在透明期形成的电流竞争,从而降低了功耗和延迟。... 基于抗辐射加固技术,提出了一种新颖的低功耗的三模冗余三节点翻转容错锁存器,锁存器由三个单节点翻转自恢复模块组成,每个模块包含四个互锁的C单元,使用了时钟门控技术和快速通路,避免在透明期形成的电流竞争,从而降低了功耗和延迟。实验结果表明,与现有的加固锁存器相比,所提出的锁存器对于高阻态不敏感,该锁存器在牺牲20.65%面积开销的代价下,延迟平均下降了31.83%,功耗平均下降了42.41%,PDP下降了77.62%。 展开更多
关键词 抗辐射加固技术 三模冗余 三节点翻转 时钟门控 高阻态
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一种基于40nm CMOS体硅工艺的抗单粒子翻转触发器设计
7
作者 王海滨 侍言 +1 位作者 郭刚 韩光洁 《小型微型计算机系统》 CSCD 北大核心 2023年第12期2851-2857,共7页
随着集成电路尺寸的不断减小,触发器受到单粒子打击时,电荷共享效应会使触发器电路的多个节点同时翻转.基于此,提出了一种新的触发器结构,即Rectangle DFF,可以有效过滤输入上的单粒子瞬态、并对三节点翻转免疫.该触发器由时钟晶体管堆... 随着集成电路尺寸的不断减小,触发器受到单粒子打击时,电荷共享效应会使触发器电路的多个节点同时翻转.基于此,提出了一种新的触发器结构,即Rectangle DFF,可以有效过滤输入上的单粒子瞬态、并对三节点翻转免疫.该触发器由时钟晶体管堆栈架构和一个抗三节点翻转的锁存器组成,锁存器部分由12个交叉耦合的反相器和3个二输入的C单元结构组成.通过时钟晶体管堆栈结构可以屏蔽单粒子瞬态,由于3个C单元的输入不会同时翻转,能够有效屏蔽电路中的软错误.在40nm CMOS体硅工艺下的SPECTRE仿真表明,与基准的三模冗余触发器相比,面积开销降低15%,延迟降低44%,功率延迟积降低2%. 展开更多
关键词 触发器设计 单粒子三节点翻转 抗辐照加固 双联锁存储单元
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