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基于Radix-4 Booth编码的乘法器优化设计 被引量：5
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作者 陈海民 李峥 谢铁顿 《计算机工程》 CAS CSCD 2012年第1期233-235,共3页
传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部... 传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。 展开更多
关键词 Radix-4Booth编码 乘法器 部分积 关键路径延迟 芯片面积消耗
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