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基于互连的一种FPGA最优功耗延时积设计 被引量:2
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作者 马群刚 杨银堂 李跃进 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2004年第1期32-35,共4页
为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路,提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法.对于产生传输线效应的现场可编程门阵列互连,通过优化互连的段数,... 为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路,提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法.对于产生传输线效应的现场可编程门阵列互连,通过优化互连的段数,在互连最外面的输入端和输出端分别连接低压摆电路的驱动部分和接收部分,在内部的每段互连之间插入最优尺寸的缓冲部分.理论与模拟表明,用这种方法设计的现场可编程门阵列能使功耗延时积减小近一个数量级,同时较好地保持现场可编程门阵列的面积性能. 展开更多
关键词 现场可编程门阵列互连 RLC模型 分段式结构 低压摆电路 功耗延时积 深亚微米集成电路
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高性能SRAM的低功耗设计 被引量:3
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作者 熊凯 谭全林 +1 位作者 邢座程 李少青 《微电子学》 CAS CSCD 北大核心 2009年第6期760-764,共5页
采用0.13μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM)。分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时... 采用0.13μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM)。分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进。版图后仿真表明,在电源电压为1.2 V、温度为25℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能。 展开更多
关键词 SRAM 灵敏放大器 预充电路 译码电路 功耗延时积
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基于M4结构的混合逻辑全加器设计
3
作者 夏银水 王士恒 钱利波 《深圳大学学报(理工版)》 EI CAS 北大核心 2014年第5期479-486,共8页
针对全加器速度和功耗日益突出的矛盾,提出一种基于M4结构的混合逻辑全加器(HLM4-FA)设计方案.通过两个独立的部分分别产生输出信号,减小电路模块间内部信号的输出负载,优化器件的延时.针对不同的模块,采用混合逻辑设计方法,克服单一逻... 针对全加器速度和功耗日益突出的矛盾,提出一种基于M4结构的混合逻辑全加器(HLM4-FA)设计方案.通过两个独立的部分分别产生输出信号,减小电路模块间内部信号的输出负载,优化器件的延时.针对不同的模块,采用混合逻辑设计方法,克服单一逻辑设计电路的局限性,降低电路的功耗,从而降低全加器的功耗延时积.与Hybird、Hybird_CMOS和SR_CPL_Buffer全加器相比,延时和功耗延时积减小分别达33%和37%,有效节省了电路能耗. 展开更多
关键词 集成电路技术 全加器 运算电路 混合逻辑 低能 功耗延时积
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VLIW数字信号处理器64位可重构加法器的设计 被引量:1
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作者 张志伟 马鸿 +1 位作者 李立健 王东琳 《计算机工程》 CAS CSCD 北大核心 2007年第16期29-31,34,共4页
描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法... 描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比。仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW。 展开更多
关键词 可重构加法器 Brent-Kung树 进位选择 功耗延时积
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基于通用开关盒的FPGA互连结构低功耗设计
5
作者 邵海波 马珂洁 王伶俐 《复旦学报(自然科学版)》 CAS CSCD 北大核心 2012年第1期63-70,共8页
为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构(GSB)基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低... 为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构(GSB)基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%. 展开更多
关键词 现场可编程门阵列 通用开关盒 结构评估框架 互连结构 功耗延时积
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64位整数加法器的设计与实现
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作者 谭全林 邢座程 +1 位作者 李少青 陈延仓 《微电子学与计算机》 CSCD 北大核心 2009年第2期32-35,共4页
为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断... 为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断.模拟结果表明:在0.13μmCMOS的工艺条件下,关键路径的延时为630ps功耗为21.6mW,达到了高速低功耗的设计目标. 展开更多
关键词 并行前缀加法器 多米诺逻辑 偏斜逻辑 功耗延时积
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基于CNFET的三输入Majority门电路设计 被引量:3
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作者 汪扬杰 夏银水 《无线通信技术》 2018年第2期57-62,共6页
Majority(MAJ)运算和反相(INV)运算组成完备集,数字逻辑电路可以用基于"MAJ/INV"的MI(Majority-Inverter)逻辑来实现。三输入MAJ门是MI逻辑电路的一种基本门电路单元。本文设计了一种基于碳纳米管场效应晶体管(Carbon Nanotub... Majority(MAJ)运算和反相(INV)运算组成完备集,数字逻辑电路可以用基于"MAJ/INV"的MI(Majority-Inverter)逻辑来实现。三输入MAJ门是MI逻辑电路的一种基本门电路单元。本文设计了一种基于碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的三输入MAJ门电路,并用所设计的MAJ门实现三个多输入组合逻辑电路。实验结果表明,在采用相同的器件和工艺的条件下,与现有的设计相比,所设计的MAJ门在功耗和功耗延时积上的改进最高分别达到32.5%和45.3%。 展开更多
关键词 Majority-Inverter逻辑 Majority门 碳纳米场效应晶体管 功耗延时积
原文传递
含失调补偿的高速灵敏放大器的设计
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作者 肖世周 贾一平 +1 位作者 杨海钢 秋小强 《电子设计工程》 2022年第24期115-119,124,共6页
灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 n... 灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 nm工艺,仿真结果表明,改进后电路的灵敏度为50 mV,后仿延时为47 ps,数据读出延时为139.4 ps,功耗延时积为2.006×10^(-24)J·s,且电路的延时、功耗延时积受PVT影响较小。与传统结构的电路相比,灵敏放大器失调电压标准差降低了48.57%,数据读出时总延时为原来的51.42%。 展开更多
关键词 灵敏放大器 失调电压 失调补偿 功耗延时积
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