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适配PAICORE2.0的硬件编码转帧加速单元设计
1
作者
丁亚伟
曹健
+4 位作者
李琦彬
冯硕
杨辰涛
王源
张兴
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2024年第5期786-798,共13页
为了解决北京大学脉冲神经网络芯片PAICORE2.0类脑终端系统中软件编码和转帧过程速度较慢的问题,提出一种硬件加速方法。通过增加硬件加速单元,将Xilinx ZYNQ的处理系统PS端串行执行的软件编码转帧过程转移到可编程逻辑PL端的数据通路...
为了解决北京大学脉冲神经网络芯片PAICORE2.0类脑终端系统中软件编码和转帧过程速度较慢的问题,提出一种硬件加速方法。通过增加硬件加速单元,将Xilinx ZYNQ的处理系统PS端串行执行的软件编码转帧过程转移到可编程逻辑PL端的数据通路中流水化并行执行。硬件加速单元主要包含高度并行的卷积单元、参数化的脉冲神经元和位宽平衡数据缓冲区等。实验结果表明,该方法在几乎不增加数据通路传输延迟的前提下,可以消除软件编码和转帧过程的时间开销。在CIFAR-10图像分类的例子中,与软件编码和转帧方法相比,硬件编码转帧模块仅增加9.3%的LUT、3.7%的BRAM、2.6%的FF、0.9%的LUTRAM、14.9%的DSP以及14.6%的功耗,却能够实现约8.72倍的推理速度提升。
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关键词
脉冲神经网络芯片
PAICORE2.0
ZYNQ
脉冲编码
硬件
加速
卷积加速单元
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职称材料
题名
适配PAICORE2.0的硬件编码转帧加速单元设计
1
作者
丁亚伟
曹健
李琦彬
冯硕
杨辰涛
王源
张兴
机构
北京大学软件与微电子学院
北京大学集成电路学院
北京大学深圳研究生院集成微系统科学工程与应用重点实验室
出处
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2024年第5期786-798,共13页
基金
深圳市科技创新委员会基金(KQTD20200820113105004)资助。
文摘
为了解决北京大学脉冲神经网络芯片PAICORE2.0类脑终端系统中软件编码和转帧过程速度较慢的问题,提出一种硬件加速方法。通过增加硬件加速单元,将Xilinx ZYNQ的处理系统PS端串行执行的软件编码转帧过程转移到可编程逻辑PL端的数据通路中流水化并行执行。硬件加速单元主要包含高度并行的卷积单元、参数化的脉冲神经元和位宽平衡数据缓冲区等。实验结果表明,该方法在几乎不增加数据通路传输延迟的前提下,可以消除软件编码和转帧过程的时间开销。在CIFAR-10图像分类的例子中,与软件编码和转帧方法相比,硬件编码转帧模块仅增加9.3%的LUT、3.7%的BRAM、2.6%的FF、0.9%的LUTRAM、14.9%的DSP以及14.6%的功耗,却能够实现约8.72倍的推理速度提升。
关键词
脉冲神经网络芯片
PAICORE2.0
ZYNQ
脉冲编码
硬件
加速
卷积加速单元
Keywords
spike neural network chip
PAICORE2.0
ZYNQ
spike encoding
hardware acceleration
convolutional acceleration unit
分类号
TP183 [自动化与计算机技术—控制理论与控制工程]
TN40 [电子电信—微电子学与固体电子学]
TP391.41 [自动化与计算机技术—计算机应用技术]
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题名
作者
出处
发文年
被引量
操作
1
适配PAICORE2.0的硬件编码转帧加速单元设计
丁亚伟
曹健
李琦彬
冯硕
杨辰涛
王源
张兴
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2024
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