矩阵乘卷积算法能够为各种卷积配置提供高性能基础实现,是面向给定芯片进行卷积性能优化的首要选择。针对国防科技大学自主研制的飞腾异构多核数字信号处理器(digital signal processor,DSP)芯片的特征以及矩阵乘卷积算法自身的特点,提...矩阵乘卷积算法能够为各种卷积配置提供高性能基础实现,是面向给定芯片进行卷积性能优化的首要选择。针对国防科技大学自主研制的飞腾异构多核数字信号处理器(digital signal processor,DSP)芯片的特征以及矩阵乘卷积算法自身的特点,提出了一种面向多核DSP架构的高性能并行矩阵乘卷积实现算法ftmEConv。该算法由输入特征图转换、卷积核转换、矩阵乘以及输出特征图转换这四个均运行在通用多核DSP上的并行化部分构成,通过有效挖掘通用DSP核中功能单元的潜力来提升各个部分的性能。实验结果表明,ftmEConv实现了高达42.90%的计算效率,与芯片上的其他矩阵乘卷积算法实现相比,获得了高达7.79倍的性能加速。展开更多
以多核数字信号处理器(Digital Signal Processor,DSP)作为计算节点的多核DSP集群系统成为一大发展趋势。当前阶段,由于多核DSP内核硬件资源利用不充分与访存带宽限制,峰值性能与实际性能间存在鸿沟。基于C66x内核丰富的指令集架构以及...以多核数字信号处理器(Digital Signal Processor,DSP)作为计算节点的多核DSP集群系统成为一大发展趋势。当前阶段,由于多核DSP内核硬件资源利用不充分与访存带宽限制,峰值性能与实际性能间存在鸿沟。基于C66x内核丰富的指令集架构以及运算指令编排原则,结合编译器提供的汇编信息,设计并优化了QR分解算法,在充分挖掘DSP单核性能极致的同时减少了矩阵分解的计算时间。根据掌握的优化技术,设计并实现基于多核DSP集群系统的大规模并行QR分解模型,并在分布式计算框架上完成了分解任务。分析结果表明,优化后的QR分解计算效率以及C66x单核硬件资源使用率均提升了二十余倍,随着待分解矩阵规模的成倍增加,多核DSP集群相比于单核的计算性能提升也愈加明显。展开更多
文摘矩阵乘卷积算法能够为各种卷积配置提供高性能基础实现,是面向给定芯片进行卷积性能优化的首要选择。针对国防科技大学自主研制的飞腾异构多核数字信号处理器(digital signal processor,DSP)芯片的特征以及矩阵乘卷积算法自身的特点,提出了一种面向多核DSP架构的高性能并行矩阵乘卷积实现算法ftmEConv。该算法由输入特征图转换、卷积核转换、矩阵乘以及输出特征图转换这四个均运行在通用多核DSP上的并行化部分构成,通过有效挖掘通用DSP核中功能单元的潜力来提升各个部分的性能。实验结果表明,ftmEConv实现了高达42.90%的计算效率,与芯片上的其他矩阵乘卷积算法实现相比,获得了高达7.79倍的性能加速。
文摘以多核数字信号处理器(Digital Signal Processor,DSP)作为计算节点的多核DSP集群系统成为一大发展趋势。当前阶段,由于多核DSP内核硬件资源利用不充分与访存带宽限制,峰值性能与实际性能间存在鸿沟。基于C66x内核丰富的指令集架构以及运算指令编排原则,结合编译器提供的汇编信息,设计并优化了QR分解算法,在充分挖掘DSP单核性能极致的同时减少了矩阵分解的计算时间。根据掌握的优化技术,设计并实现基于多核DSP集群系统的大规模并行QR分解模型,并在分布式计算框架上完成了分解任务。分析结果表明,优化后的QR分解计算效率以及C66x单核硬件资源使用率均提升了二十余倍,随着待分解矩阵规模的成倍增加,多核DSP集群相比于单核的计算性能提升也愈加明显。
