第三代移动通信系统中通用高速维特比译码器的设计与实现 被引量：3

1

作者 康桂霞 林辉 +1 位作者 王婷 张平 《电子学报》 EI CAS CSCD 北大核心 2000年第z1期152-154,共3页

本文描述了一种可用于第三代移动通信系统的通用高速维特比译码器的设计与实现 .该译码器支持可变码率、可变帧长的译码 ,具有一定的通用性 .同时通过两条流水线并行运算的结构 ,内部可达到 5 88kbps的最高译码速度 .该维特比译码器具... 本文描述了一种可用于第三代移动通信系统的通用高速维特比译码器的设计与实现 .该译码器支持可变码率、可变帧长的译码 ,具有一定的通用性 .同时通过两条流水线并行运算的结构 ,内部可达到 5 88kbps的最高译码速度 .该维特比译码器具有很强的通用性和可移植性 ,可以方便地运用于第三代移动通信系统和其它许多系统 . 展开更多

关键词 维特比译码器 第三代移动通信 通用 高速

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维特比译码器中幸存路径存储器的一种新的实现方法 被引量：2

2

作者 张红 陈新 张国成 《应用科技》 CAS 2007年第3期19-22,共4页

在维特比译码器中,幸存路径存储器管理的软件、硬件实现都是重要的问题.实现的方法不同,对于电路的影响也不同.在此提出了一种幸存路径存储器的新实现方法,与传统的回溯法和寄存器法相比,该方法具有存储器用量少、译码延迟小的特点.

关键词 维特比译码器 幸存路径存储器 同址存储 回溯

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维特比译码器的VHDL模块化实现 被引量：2

3

作者 陈坚 汪东旭 《上海交通大学学报》 EI CAS CSCD 北大核心 1999年第9期1075-1079,共5页

在维特比译码器的软判决最大似然算法的基础上，提出一种新的基于坐标变换的找点算法，它只需求８点欧氏距，使问题大大简化，同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块，并用组合电路结构化实现了移位输出．根据... 在维特比译码器的软判决最大似然算法的基础上，提出一种新的基于坐标变换的找点算法，它只需求８点欧氏距，使问题大大简化，同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块，并用组合电路结构化实现了移位输出．根据ＣＣＩＴＴＶ．３２ ｂｉｔ／ｓ用硬件描述语言（ＶＨＤＬ）合理地实现了整个译码器，得到了更快的速度和更小的电路规模． 展开更多

关键词 维特比译码器 欧氏距 硬件描述语言 VHDL

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TD-SCDMA系统中维特比译码器的硬件实现 被引量：4

4

作者 钟文枫 郑建宏 《重庆邮电学院学报（自然科学版）》 2005年第4期385-387,515,共4页

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一,维特比译码器是一种人们广泛采用的卷积编码的解码器;通过分析卷积编码及维特比译码的过程,介绍了一种适合TD-SCDMA系统中软判决维特比译码器实现的硬件结构,此结构也适用... TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一,维特比译码器是一种人们广泛采用的卷积编码的解码器;通过分析卷积编码及维特比译码的过程,介绍了一种适合TD-SCDMA系统中软判决维特比译码器实现的硬件结构,此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。 展开更多

关键词 TD—SCDMA 信道编码 维特比译码器 FPGA ASIC

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W-CDMA系统中维特比译码器的FPGA实现 被引量：1

5

作者 钟文枫 郑建宏 《西安邮电学院学报》 2005年第3期27-30,共4页

W-CDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一,维特比译码器是被一种人们广泛采用的卷积编码的解码器;本文通过分析卷积编码及维特比译码的过程,介绍一种适合WCDMA系统中软判决维特比译码器实现的硬件结构。

关键词 W-CDMA 信道编码 维特比译码器 FPGA ASIC

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吉比特平衡加选延比式维特比译码器设计

6

作者 陈珍 高波 《电子技术应用》 北大核心 2014年第2期94-96,100,共4页

针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销... 针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销,实现了高达4 Gb/s的吞吐率。 展开更多

关键词 维特比译码器 60 GHz无线个域网 平衡加选延比式 高吞吐率

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可动态配置维特比译码器的设计与实现

7

作者 梁赫西 谢虎城 《佳木斯大学学报（自然科学版）》 CAS 2013年第1期108-111,115,共5页

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.... 新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化. 展开更多

关键词 维特比译码器 自适应 无线移动通信 现场可编程门阵列

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CDMA2000系统中通用高速维特比译码器的设计与实现

8

作者 沈礼权 李明 +1 位作者 王梦 严来金 《无线通信技术》 2004年第4期48-50,共3页

本文描述了一种可用于 CDMA2 0 0 0通信系统的通用高速维特比译码器基于 FPGA的设计与实现。该维特比译码器具有通用性和高速性 ,它支持可变码率、可变帧长的译码。同时它采用四个 ACS并行运算的结构 ,译码速度可高达 5 88kbit/s。

关键词 维特比译码器 CDMA2000系统 第三代移动通信系统 高速 变码率 FPGA 并行运算 通用 多系统 设计

原文传递

同址存储在(2,1,9)维特比译码器中的应用

9

作者 张红 《计算机与数字工程》 2009年第12期42-46,共5页

维特比算法是卷积码的一种最大似然译码。维特比译码器中的存储部分,包括幸存路径的存储和路径度量的存储,其结构的选择对其占用硬件资源影响也不同。文章采用同址存储的方法来实现约束度为9的(2,1,9)维特比译码器中的幸存路径的存储,... 维特比算法是卷积码的一种最大似然译码。维特比译码器中的存储部分,包括幸存路径的存储和路径度量的存储,其结构的选择对其占用硬件资源影响也不同。文章采用同址存储的方法来实现约束度为9的(2,1,9)维特比译码器中的幸存路径的存储,该方法相对于传统的寄存器存储、回溯法来讲,具有资源占用少、译码延时小等特点。同址存储是存储体的一种实现方法,较之别的存储方法,其优点是需要的存储单元较少。 展开更多

关键词 维特比译码器 幸存路径 路径度量 FPGA

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高速维特比译码器的设计 被引量：6

10

作者 丁锐 杨知行 潘长勇 《电讯技术》 北大核心 2004年第4期51-54,共4页

本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。

关键词 遥感卫星 信息系统 数字调制解调器 维特比译码器 算法 设计

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(2,1,7)维特比译码器结构优化设计与实现 被引量：2

11

作者 董时华 乔庐峰 +2 位作者 胡庆生 王志功 章丽 《电路与系统学报》 CSCD 北大核心 2010年第2期128-133,共6页

对于维特比译码器设计与实现时速度的制约问题,通过优化加、比、选各单元模块结构,采用模归一化路径度量值和全并行的ACS结构,简化了ACS硬件实现的复杂度并极大地提高了运算速度,为了提高数据吞吐率,幸存路径存储与回溯单元使用4块SRAM... 对于维特比译码器设计与实现时速度的制约问题,通过优化加、比、选各单元模块结构,采用模归一化路径度量值和全并行的ACS结构,简化了ACS硬件实现的复杂度并极大地提高了运算速度,为了提高数据吞吐率,幸存路径存储与回溯单元使用4块SRAM优化数据的存储、回溯和译码。利用TSMC0.18逻辑工艺,实现了一种回溯度为64、3bit软判决的(2,1,7)维特比译码器,在1.98V,125℃操作环境下,使用DesignCompiler逻辑综合后静态时序分析,显示数据最大吞吐率为215Mb/s,Astro自动布局布线后的译码器芯片内核面积为1.56mm2,功耗约为103mW。 展开更多

关键词 维特比译码器 加比选 蝶形单元 模归一化 回溯 单端口存储器

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低功耗软判决维特比译码器的设计 被引量：5

12

作者 金文学 刘秉坤 陈岚 《计算机工程》 CAS CSCD 北大核心 2007年第9期243-245,共3页

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE802.11a标准的解码方法,将软判决译码使用在该标准卷积码的解码机制上,利用算术部件的重组和混合向后追溯式以及时钟关断技术,在保证性能和低复杂度前提下减少存储器读... 维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE802.11a标准的解码方法,将软判决译码使用在该标准卷积码的解码机制上,利用算术部件的重组和混合向后追溯式以及时钟关断技术,在保证性能和低复杂度前提下减少存储器读写操作以降低功耗,利用SMIC0.18μmCMOS工艺设计实现该译码器,在ALTERAFPGA上实现原型验证,性能满足IEEE802.11a标准要求。 展开更多

关键词 维特比译码器 无线局域网 低功耗 软判决

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应用于无线局域网的高速维特比译码器电路 被引量：7

13

作者 刘晓莹 王一 王新安 《计算机技术与发展》 2008年第1期11-13,51,共4页

介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实... 介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准。 展开更多

关键词 维特比译码器 加比选单元 无线局域网

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无线通信中的低功耗维特比译码器设计 被引量：2

14

作者 朱坤顺 杨红官 +1 位作者 樊晓华 乔树山 《计算机工程》 CAS CSCD 2014年第10期114-117,共4页

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采... 针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。 展开更多

关键词 维特比译码器 低功耗 加-比-选 路径度量存储 路径相消 幸存路径

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一种串行结构的2,1,7卷积码维特比译码器的FPGA实现 被引量：3

15

作者 黄华柱 刘荣科 王闰昕 《遥测遥控》 2009年第3期54-58,共5页

卷积码在通信系统中得到了极为广泛的应用,其中约束长度K=7,码率为1/2的卷积码己经成为商业卫星通信系统中的标准编码方法。但是,目前的维特比译码器消耗的资源过多,制约了它的应用,因此迫切需要实现资源消耗少的维特比译码器。文中提... 卷积码在通信系统中得到了极为广泛的应用,其中约束长度K=7,码率为1/2的卷积码己经成为商业卫星通信系统中的标准编码方法。但是,目前的维特比译码器消耗的资源过多,制约了它的应用,因此迫切需要实现资源消耗少的维特比译码器。文中提出一种(2,1,7)卷积码维特比译码器的实现方案,该译码器采用串行结构的加/比/选模块,将加/比/选模块、最小路径判决和度量存储作为一个整体来设计,并采用两个存储器存储路径度量值,进行乒乓操作。这样设计的好处是一方面提高了速度,另一方面节省了资源。该译码器还对传统的回溯模块进行改良,与已有的串行结构的译码器相比,在速度相同的前提下,消耗的资源节省了80%。 展开更多

关键词 卷积码 维特比译码器 FPGA 串行

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一种适用于导航系统的维特比译码器电路设计与仿真 被引量：1

16

作者 桂琼 李晓江 《微电子学与计算机》 CSCD 北大核心 2011年第1期54-57,60,共5页

设计了一种适用于导航系统的低功耗、串行维特比译码器电路.介绍了设计的维特比译码器电路的整体结构和各部分硬件电路的设计与特点,仿真结果显示设计的维特比译码器电路能够正常译码,并能纠正传输过程中的错误比特;SMIC0.18μm工艺下... 设计了一种适用于导航系统的低功耗、串行维特比译码器电路.介绍了设计的维特比译码器电路的整体结构和各部分硬件电路的设计与特点,仿真结果显示设计的维特比译码器电路能够正常译码,并能纠正传输过程中的错误比特;SMIC0.18μm工艺下的综合结果表明译码器电路的面积只有4102门,功耗为399.514μW. 展开更多

关键词 维特比译码器 分支度量单元 加比选单元 幸存路径管理单元 回溯算法

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(2,1,7)维特比译码器的并行算法实现

17

作者 强秀丽 刘党辉 秦桂枝 《装备指挥技术学院学报》 2000年第6期82-86,共5页

在卫星通信中，高、中速卷积码的应用极为广泛，译码器的硬件实现一直受速度的制约，随着微电子技术的发展，可编程器件的广泛使用，对于中高速(2，1，7)卷积编码的Viterbi(维特比)译码器，完全由硬件实现已成为可能。在并行算法设计中... 在卫星通信中，高、中速卷积码的应用极为广泛，译码器的硬件实现一直受速度的制约，随着微电子技术的发展，可编程器件的广泛使用，对于中高速(2，1，7)卷积编码的Viterbi(维特比)译码器，完全由硬件实现已成为可能。在并行算法设计中，ACS运算器的硬件规模占了整个译码器硬件的一半以上，如果在FPGA(可编程门阵列)中使用多路复用技术来实现(2，1，7)Viterbi译码，可以减少约2／3的器件规模。 展开更多

关键词 维特比译码器 卷积编码 硬件实现 VITERBI译码 卷积码 卫星通信 多路复用技术 并行算法 运算器 可编程器件

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TMS32010实现的维特比译码器

18

作者 李瑛 郭梯云 《西安电子科技大学学报》 EI CAS CSCD 北大核心 1989年第4期90-95,共6页

本文研究了用高速信号处理器TMS32010实现的维特比译码器以及对(2,1,m)码译码时所能达到的译码速率,研究结果表明:用TMS32010实现的维特比译码器具有设备简单、成本低廉等特点,十分适合用于一些中小型通信系统中。

关键词 维特比译码器 卷积码 信号处理器

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维特比译码器实现中的关键技术

19

作者 孙冶 朱杰 《电子测量技术》 2006年第3期22-23,共2页

本文针对维特比译码算法中的两个关键问题,即路径寄存器溢出与幸存路径存储问题,分别提出了可行的解决方案,并应用该方案在XilinxSpartanIIFPGA上实现了速率为64Kb/s的软判决译码器。

关键词 维特比译码器 流水线内存回溯算法 二进制补码取模 FPGA

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SystemView中变速率维特比译码器的程序设计

20

作者 郭勇 《武汉商业服务学院学报》 2002年第z1期173-176,共4页

通信系统仿真软件SystemView中大多数功能模块只能用于固定速率情况,如果要仿真变速率系统,就必须使用该软件的用户编程功能,自行编写变速率模块.本文针对这一问题,用C语言编写并实现了一个变速率维特比译码器,并成功地应用于变速率卫... 通信系统仿真软件SystemView中大多数功能模块只能用于固定速率情况,如果要仿真变速率系统,就必须使用该软件的用户编程功能,自行编写变速率模块.本文针对这一问题,用C语言编写并实现了一个变速率维特比译码器,并成功地应用于变速率卫星定位通信系统仿真. 展开更多

关键词 SYSTEMVIEW 变速率 维特比译码器

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