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基于自建测试平台的GaN基HEMT器件陷阱表征
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作者 杜颖晨 温茜 +1 位作者 冯士维 张亚民 《微纳电子与智能制造》 2024年第1期38-45,共8页
陷阱效应是影响GaN基HEMT器件性能的主要因素之一。为了提高陷阱表征的精度和时间分辨率,采用瞬态电压法并搭建了专用的测试平台对陷阱进行表征,抑制了电压漂移现象,将时间分辨率从毫秒级提升至微秒级,扩大了陷阱的表征范围,同时基于贝... 陷阱效应是影响GaN基HEMT器件性能的主要因素之一。为了提高陷阱表征的精度和时间分辨率,采用瞬态电压法并搭建了专用的测试平台对陷阱进行表征,抑制了电压漂移现象,将时间分辨率从毫秒级提升至微秒级,扩大了陷阱的表征范围,同时基于贝叶斯反卷积算法提取陷阱的时间常数等信息。基于这种方法研究了GaN基HEMT中陷阱在不同电压和温度下的捕获行为,表征其时间常数和激活能等信息。实验结果表明,该器件中存在4种不同类型的陷阱,除了先前已经在B1505上证明的激活能分别为0.058、0.041eV的陷阱DP_(2)和DP_(3),本文还发现了位于微秒级的新陷阱DP_(1),激活能为0.063eV。本文通过搭建测试平台填补了微秒级陷阱表征的空缺,为陷阱的准确、快速表征提供了极大便利。 展开更多
关键词 GAN基HEMT 陷阱表征 瞬态电压法 时间常数谱 贝叶斯迭代 自建测试平台
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一种TPMS集成电路的自建测试研究
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作者 徐红如 李曙光 《集成电路应用》 2019年第1期28-32,共5页
针对轮胎压力监测系统(TPMS)发射芯片这一汽车电子芯片,从安全性和可测试角度出发,提出了一种带有自动内建测试硬件电路的集成电路设计。采用内置式测试电路,大大减少了测试过程的交互通信时间。且复用输出结果端口和输入数据端口,大大... 针对轮胎压力监测系统(TPMS)发射芯片这一汽车电子芯片,从安全性和可测试角度出发,提出了一种带有自动内建测试硬件电路的集成电路设计。采用内置式测试电路,大大减少了测试过程的交互通信时间。且复用输出结果端口和输入数据端口,大大降低了对于测试机台的通道能力要求,便于进行多芯片高密度测试。从而大大降低了测试时间,减少了测试成本。 展开更多
关键词 轮胎压力监测系统 自建测试 专用集成电路 传感器 汽车电子
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Flash Memory测试技术发展 被引量:1
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作者 郭桂良 朱思奇 阎跃鹏 《电子器件》 CAS 2008年第4期1130-1133,共4页
从Flash memory测试技术的发展背景出发,论述了flash memory测试技术的发展现状以及前景。同时重点对Flash-march算法和BF&D算法进行了分析和评价。指出Flash memory的发展是以测试技术的发展为基础的,必须把Flash memory本身的发... 从Flash memory测试技术的发展背景出发,论述了flash memory测试技术的发展现状以及前景。同时重点对Flash-march算法和BF&D算法进行了分析和评价。指出Flash memory的发展是以测试技术的发展为基础的,必须把Flash memory本身的发展和测试技术的发展综合考虑,才能有助于两者的协调发展。 展开更多
关键词 闪存 测试 自建测试 错误模型 MARCH
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超疏水纺织品自清洁性能测试方法的研究 被引量:2
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作者 张清山 《中国纤检》 2013年第10期80-82,共3页
本文运用炭黑的沾污性能,自建测试标准体系,应用于超疏水纺织品的自清洁性能的测定。通过测试10种试样的沾水、拒油、抗污性能,以及利用自建测试标准体系测试其自清洁等级,发现超疏水织物的自清洁性能与其拒水、拒油、抗污性能具有直接... 本文运用炭黑的沾污性能,自建测试标准体系,应用于超疏水纺织品的自清洁性能的测定。通过测试10种试样的沾水、拒油、抗污性能,以及利用自建测试标准体系测试其自清洁等级,发现超疏水织物的自清洁性能与其拒水、拒油、抗污性能具有直接的关系,同时证明自建测试标准体系可以很恰当地、直观地表征超疏水纺织品的自清洁性能。 展开更多
关键词 超疏水纺织品 自清洁性能 自建测试标准体系
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光触媒纺织品自清洁性能测试方法的研究 被引量:1
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作者 张清山 王宜满 《质量技术监督研究》 2014年第6期25-28,共4页
文中运用亚甲基兰的沾污性能,自建测试标准体系,应用于光触媒纺织品自清洁性能的测定。通过测试发现光触媒整理试样的自清洁等级随着照射距离的增加而逐渐下降、随着照射时间的增加而逐渐提高,并确定照射距离为20cm、照射时间为12h。同... 文中运用亚甲基兰的沾污性能,自建测试标准体系,应用于光触媒纺织品自清洁性能的测定。通过测试发现光触媒整理试样的自清洁等级随着照射距离的增加而逐渐下降、随着照射时间的增加而逐渐提高,并确定照射距离为20cm、照射时间为12h。同时证明该自建测试标准体系可以恰当地、直观地表征光触媒纺织品的自清洁性能。 展开更多
关键词 光触媒纺织品 自清洁性能 自建测试标准体系
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嵌入式存储器修复技术研究 被引量:1
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作者 杨斌 王小力 李栋 《微电子学与计算机》 CSCD 北大核心 2015年第5期63-67,共5页
为了克服嵌入式存储器故障对整个SOC系统的影响,采用基于存储冗余单元的嵌入式存储器软修复技术.针对软修复技术修复符号信息易丢失的缺点,使用e-fuse box保存修复信息的硬修复技术.通过比较separated fuse-box与centralized fuse-box... 为了克服嵌入式存储器故障对整个SOC系统的影响,采用基于存储冗余单元的嵌入式存储器软修复技术.针对软修复技术修复符号信息易丢失的缺点,使用e-fuse box保存修复信息的硬修复技术.通过比较separated fuse-box与centralized fuse-box电路结构的优缺点,提出了含有reg_bank模块的centralized fuse-box电路结构,从而节省了芯片的面积,提高了解压缩修复的速度.实验证明,该fuse-box结构所占芯片面积相对separated fuse-box结构所占的芯片面积节省47.88%.而该fuse-box结构相对传统centralized fuse-box结构,其修复信息的解压缩修复时间减少为centralized fuse-box结构解压缩修复时间的26.91%.研究得出的结论已经在实际产品中获得验证,可广泛应用于SOC设计. 展开更多
关键词 自建测试 自建软修复 自建硬修复 e-fuse BOX
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嵌入式以太网控制芯片的低功耗DFT设计
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作者 邹连英 郑朝霞 《舰船电子工程》 2009年第5期146-148,184,共4页
基于一款嵌入式以太网控制芯片,对不同电路采用不同的低功耗DFT测试技术,以获得较低的测试成本和测试功耗:对于数字逻辑电路,采用了基于扫描链的测试技术,实现了减少翻转次数的测试电路结构;对于片内集成的SRAM、ROM存储器,采用了基于MB... 基于一款嵌入式以太网控制芯片,对不同电路采用不同的低功耗DFT测试技术,以获得较低的测试成本和测试功耗:对于数字逻辑电路,采用了基于扫描链的测试技术,实现了减少翻转次数的测试电路结构;对于片内集成的SRAM、ROM存储器,采用了基于MBIST的测试技术,通过实现准单跳变测试向量生成电路,屏蔽掉无用的测试向量;同时,采用门控时钟等方法来降低CUT输入端的活动性,从而降低CUT上的动态测试功耗;通过采用这些测试方法,该芯片的故障覆盖率可达到97%。 展开更多
关键词 可测性设计 自建测试设计 扫描链
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嵌入式网卡芯片设计及其低功耗DFT技术考虑 被引量:1
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作者 郑靖华 郑朝霞 《计算机与数字工程》 2009年第1期144-148,共5页
针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC 0.25μm2P4M CMOS工艺流片,裸片面积... 针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC 0.25μm2P4M CMOS工艺流片,裸片面积为4.8×4.6 mm2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97%,样片的以太网数据包最高吞吐量可以达到7 Mbits/s。 展开更多
关键词 线性伪随机序列(LFSR) 可测性设计(DFT) 自建测试设计(BIST)
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An LFSR-based address generator using optimized address partition for low power memory BIST 被引量:1
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作者 YU Zhi-guo LI Qing-qing +1 位作者 FENG Yang GU Xiao-feng 《Journal of Measurement Science and Instrumentation》 CAS CSCD 2020年第3期205-210,共6页
Power consumption in test mode is much higher than that in normal mode,which is prone to causing circuit damage and reducing the yield of chips.To reduce the power dissipation efficiently,a modified linear feedback sh... Power consumption in test mode is much higher than that in normal mode,which is prone to causing circuit damage and reducing the yield of chips.To reduce the power dissipation efficiently,a modified linear feedback shift register(LFSR)is designed to decrease switching activity dramatically during the generation of address sequences for memory built-in self-test(MBIST).The address models are generated by a blend of two address generators with an optimized address partition and two distinct controlled clock signals.An address generator circuit for MBIST of 64 k×32 static random access memory(SRAM)is designed to illustrate the proposed scheme.Experimental results show that when the address bus size is 16 bits,compared with the traditional LFSR,the proposed LFSR can reduce the switching activity and dynamic power by 71.1%and 68.2%,respectively,with low area overhead. 展开更多
关键词 address sequence linear feedback shift register(LFSR) memory built-in self-test(MBIST) address generator switching activity
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