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芯粒功能划分方法与互连体系综述
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作者 陈龙 黄乐天 《集成电路与嵌入式系统》 2024年第2期41-49,共9页
目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满... 目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满足芯片设计的灵活需求,是利用芯粒技术的一个核心问题。芯粒功能的划分也影响着芯粒间的互连结构,如何实现各功能芯粒间互连是最终实现芯片功能的关键。因此,本文综述国内外近年来对芯粒功能划分上的研究、在芯粒设计空间上的探索以及芯粒功能划分对芯粒间互连网络影响,并指出芯粒的设计方法学是未来芯粒技术发展的重要研究方向。 展开更多
关键词 芯粒 芯粒功能颗 芯粒间互连 AMD SIP
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面向芯粒间互连的低功耗发射机驱动设计
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作者 任博琳 肖立权 +5 位作者 齐星云 张庚 王强 罗章 庞征斌 徐佳庆 《计算机工程与科学》 CSCD 北大核心 2024年第4期599-605,共7页
面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整... 面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。 展开更多
关键词 芯粒 前馈均衡器 SST驱动器 高速接口电路 发射机
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芯粒互连数据接口中用于噪声消除的弦和信令技术
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作者 韩晨曦 赵潇腾 +3 位作者 刘源 张圻 刘术彬 朱樟明 《集成电路与嵌入式系统》 2024年第2期23-30,共8页
芯粒(Chiplet)技术可以提升集成芯片良率、降低研发成本并提升效率,因此成为目前的研究热点。不同芯粒之间需要高速数据接口进行互连通信。为提升总带宽密度,芯粒互连多采用单端信号传输数据,因此会受共模噪声、同步开关噪声以及串扰噪... 芯粒(Chiplet)技术可以提升集成芯片良率、降低研发成本并提升效率,因此成为目前的研究热点。不同芯粒之间需要高速数据接口进行互连通信。为提升总带宽密度,芯粒互连多采用单端信号传输数据,因此会受共模噪声、同步开关噪声以及串扰噪声的影响。弦和信令通过对传输数据编解码将单端信号转换为伪差分信号,可以抑制噪声,提高信号传输质量。同时,弦和信令作为一种调制方式,与工艺、架构等无关,工艺移植性良好,因此得到广泛应用。本文对常见的弦和信令进行了回顾,并分析总结了其性能参数,最后对弦和信令的发展进行了展望。 展开更多
关键词 芯粒 共模噪声 同步开关噪声 串扰噪声 弦和信令
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芯粒集成系统封装I/O高速总线架构设计及实现
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作者 张转转 缪旻 +1 位作者 朱仕梁 段晓龙 《固体电子学研究与进展》 CAS 2024年第1期45-49,58,共6页
随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输... 随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术(Universal chiplet interconnect express, UCIe),利用高速串行计算机扩展总线标准(Peripheral component interconnect express, PCIe)在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。 展开更多
关键词 PCIE 系统 芯粒 系统封装 高速总线
原文传递
基于FCM的芯粒测试电路设计与实现
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作者 蔡志匡 宋健 +4 位作者 周国鹏 王运波 王子轩 肖建 郭宇锋 《固体电子学研究与进展》 CAS 北大核心 2023年第1期64-69,93,共7页
设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块(Flexible configu?rable modules,FCM),该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传... 设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块(Flexible configu?rable modules,FCM),该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传输控制信号以及测试数据,彼此独立互不干扰。与IEEE 1838灵活并行端口相比,FCM可以简化扫描测试配置步骤,满足水平双线路传输场景需求。仿真结果表明,基于FCM设计的2.5D芯粒测试电路可以实现对原有可测性设计(Design for test,DFT)测试逻辑的复用,满足芯粒即插即用的策略,提升测试的灵活性和可控性。 展开更多
关键词 芯粒 可测性设计 灵活可配置模块 中介层
原文传递
芯粒测试技术综述 被引量:1
6
作者 解维坤 蔡志匡 +3 位作者 刘小婷 陈龙 张凯虹 王厚军 《电子与封装》 2023年第11期1-11,共11页
随着半导体工艺的发展,芯片工艺提升愈发困难,摩尔定律日趋放缓,而芯粒集成技术促进了多芯片封装的发展,有效地延续了摩尔定律。以2.5D、3D集成为主的芯粒异构集成芯片的测试方法与传统2D芯片测试有所不同,带来一些新的测试挑战。从当... 随着半导体工艺的发展,芯片工艺提升愈发困难,摩尔定律日趋放缓,而芯粒集成技术促进了多芯片封装的发展,有效地延续了摩尔定律。以2.5D、3D集成为主的芯粒异构集成芯片的测试方法与传统2D芯片测试有所不同,带来一些新的测试挑战。从当前芯粒测试的挑战分析入手,介绍了芯粒互联标准、互联测试和基于不同测试访问标准的可测性设计(DFT)方法,着重阐述各方法的优缺点以及相互之间的联系与区别,旨在帮助读者对芯粒测试技术进行系统性了解。 展开更多
关键词 芯粒 可测性设计 TSV 互联测试 先进封装
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异构多芯粒神经网络加速器
7
作者 朱郭益 马胜 +1 位作者 张春元 王波 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2023年第5期811-818,共8页
随着神经网络技术的快速发展,出于安全性等方面考虑,大量边缘计算设备被应用于智能计算领域.首先,设计了可应用于边缘计算的异构多芯粒神经网络加速器其基本结构及部件组成.其次,通过预计算异构芯粒上的计算负载,将计算任务在神经网络... 随着神经网络技术的快速发展,出于安全性等方面考虑,大量边缘计算设备被应用于智能计算领域.首先,设计了可应用于边缘计算的异构多芯粒神经网络加速器其基本结构及部件组成.其次,通过预计算异构芯粒上的计算负载,将计算任务在神经网络通道上进行划分,不断加入新的任务,逐芯粒测试并进行迭代,选取异构芯粒组合以构建神经网络加速器.最后,分别在抽样构造的测试神经网络、MobileNet以及ShuffleNet上使用这种粗粒度优化的方法构建了异构多芯粒神经网络加速器,并测试了其能耗与性能表现.实验结果表明,这种异构的设计方法可以在控制能耗同时,分别取得7.43,2.30和5.60的加速比. 展开更多
关键词 芯粒 异构 神经网络 加速器
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面向CMOS图像传感器芯片的3D芯粒(Chiplet)非接触互联技术 被引量:2
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作者 徐志航 徐永烨 +2 位作者 马同川 杜力 杜源 《电子与信息学报》 EI CSCD 北大核心 2023年第9期3150-3156,共7页
在后摩尔时代,3D芯粒(Chiplet)通常利用硅通孔(TSV)进行异构集成,其复杂的工艺流程会提高芯片制造的难度和成本。针对背照式(BSI)CMOS图像传感器(CIS)的倒置封装结构,该文提出了一种低成本、低工艺复杂度的3D Chiplet非接触互联技术,利... 在后摩尔时代,3D芯粒(Chiplet)通常利用硅通孔(TSV)进行异构集成,其复杂的工艺流程会提高芯片制造的难度和成本。针对背照式(BSI)CMOS图像传感器(CIS)的倒置封装结构,该文提出了一种低成本、低工艺复杂度的3D Chiplet非接触互联技术,利用电感耦合构建了数据源、载波源和接收机3层分布式收发机结构。基于华润上华(CSMC)0.25μm CMOS工艺和东部高科(DB HiTek)0.11μm CIS工艺,通过仿真和流片测试验证了所提出的互联技术的有效性。测试结果表明,该3D Chiplet非接触互联链路采用20 GHz载波频率,收发机通信距离为5~20μm,在数据速率达到200 Mbit/s时,误码率小于10^(-8),接收端功耗为1.09 mW,能效为5.45 pJ/bit。 展开更多
关键词 芯粒(Chiplet) 电感耦合 3维片集成技术 CMOS图像传感器
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片间芯粒系统集成的DIR互联架构
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作者 陈啸 禹胜林 顾林 《微电子学与计算机》 2023年第11期157-164,共8页
为实现芯粒系统灵活集成与高效通信,提出一种面向不同芯粒系统集成的双独立环互联架构(Dual Independent Ring,DIR).通过可拼接的双独立弧形网络、协控模块等,组成无死锁的环状互联通道.利用具有自检功能的边界路由节点分配机制,灵活且... 为实现芯粒系统灵活集成与高效通信,提出一种面向不同芯粒系统集成的双独立环互联架构(Dual Independent Ring,DIR).通过可拼接的双独立弧形网络、协控模块等,组成无死锁的环状互联通道.利用具有自检功能的边界路由节点分配机制,灵活且均匀地分配不同芯粒系统内置的边界路由节点,避免转接板的反复设计与验证.采用硬件描述语言实现该互联架构,并对边界路由节点分配机制与互联架构进行测试.仿真和实验结果表明,路由节点分配机制能够在短时间内均匀分配任意数量的边界路由节点;在相同注入率下,相比网格互联架构与数据线缓冲区节点(Dataline-Buffer-Node,DBN)互联架构,DIR拥有更低的平均延迟;与网格互联架构相比,DIR的功耗减少近16%,资源占用降低近7倍. 展开更多
关键词 芯粒集成 片间互联 环形架构
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EM制剂处理玉米芯粒育肥肉牛效果研究 被引量:3
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作者 程连 张文光 段军红 《中国牛业科学》 2009年第1期30-32,共3页
[目的]为了探索EM(有益微生物群)制剂在养殖业中的应用效果。[方法]在肉牛育肥场,用EM制剂分别对育肥肉牛所用的粗饲料和饮水进行了处理,研究设计了三种育肥方式,选用12~15月龄、未经阉割、膘情基本一致、体重接近的西杂公牛18头... [目的]为了探索EM(有益微生物群)制剂在养殖业中的应用效果。[方法]在肉牛育肥场,用EM制剂分别对育肥肉牛所用的粗饲料和饮水进行了处理,研究设计了三种育肥方式,选用12~15月龄、未经阉割、膘情基本一致、体重接近的西杂公牛18头,随机分为3组,在精料完全相同的情况下,进行饲喂试验。[结果]表明试验I组与对照组相比,日采食量提高了13.33%,日增重提高了15.65%,增重成本下降了8.21%,效益比较显著;用1000倍EM稀释液饮水,效果不明显,有待于进一步探讨。[结论]说明不同EM处理玉米芯粒育肥试验有不同的效果。 展开更多
关键词 EM制剂 玉米芯粒发酵 育肥肉牛
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EM处理玉米芯粒育肥肉牛效果研究 被引量:10
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作者 程连 《畜牧兽医杂志》 2009年第2期30-31,34,共3页
为了探索EM制剂在养殖业中的应用效果,在肉牛育肥场,用EM制剂分别对育肥肉牛所用的粗饲料和饮水进行了处理,研究设计了三种育肥方式,选用12~15月龄、未经阉割、膘情基本一致、体重接近的西杂公牛18头,随机分为3组,在精料完全相... 为了探索EM制剂在养殖业中的应用效果,在肉牛育肥场,用EM制剂分别对育肥肉牛所用的粗饲料和饮水进行了处理,研究设计了三种育肥方式,选用12~15月龄、未经阉割、膘情基本一致、体重接近的西杂公牛18头,随机分为3组,在精料完全相同的情况下,试验Ⅰ组粗饲料用经EM发酵的玉米芯粒,饮普通水;Ⅱ组粗饲料用普通玉米芯粒,饮1000倍EM稀释液;Ⅲ组(对照组)用普通玉米芯粒,饮普通水。在40d试验期间,试验I组与对照组相比,日采食量提高了13.33%,日增重提高了15.65%,增重成本下降了8.21%,效益比较显著;用1000倍EM稀释液饮水,效果不明显,有待于进一步探讨。 展开更多
关键词 EM制剂 玉米芯粒发酵 育肥肉牛
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本土芯片业:产业活跃,芯粒和轻设计很重要,AI芯片要落地
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作者 迎九 《电子产品世界》 2020年第2期13-15,73,共4页
在2019年底的“中国集成电路设计业2019年会”(ICCAD 2019)上,电子产品世界记者访问了EDA、设计服务厂商和代工厂的老总,请他们回顾和分析了2019年的热点,并展望了2020及未来的设计业下一个浪潮。
关键词 EDA 代工 芯粒 轻设计 毛利 AI
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半导体裸芯粒分选机的开发应用
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作者 刘烽 李臣友 +1 位作者 孟宪圆 杨刚 《科技与企业》 2012年第15期311-311,共1页
裸芯粒分选机属于光机电一体化领域的高性能、智能化的检测分选设备,是面向二极管领域的专用分选检测设备。伴随着二极管市场的激烈竞争,二极管封装厂家对裸芯粒的质量要求也在不断的提升,裸芯粒的测试与分选变得尤为重要。裸芯粒分选... 裸芯粒分选机属于光机电一体化领域的高性能、智能化的检测分选设备,是面向二极管领域的专用分选检测设备。伴随着二极管市场的激烈竞争,二极管封装厂家对裸芯粒的质量要求也在不断的提升,裸芯粒的测试与分选变得尤为重要。裸芯粒分选机不仅适用于GPP整流桥裸芯粒分选测试领域,还正式进入GPPTVS裸芯粒分选测试领域。 展开更多
关键词 二极管 芯粒 PLC 分选机
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基于存算一体集成芯片的大语言模型专用硬件架构
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作者 何斯琪 穆琛 陈迟晓 《中兴通讯技术》 北大核心 2024年第2期37-42,共6页
目前以ChatGPT为代表的人工智能(AI)大模型在参数规模和系统算力需求上呈现指数级的增长趋势。深入研究了大型模型专用硬件架构,详细分析了大模型在部署过程中面临的带宽问题,以及这些问题对当前数据中心的重大影响。提出采用存算一体... 目前以ChatGPT为代表的人工智能(AI)大模型在参数规模和系统算力需求上呈现指数级的增长趋势。深入研究了大型模型专用硬件架构,详细分析了大模型在部署过程中面临的带宽问题,以及这些问题对当前数据中心的重大影响。提出采用存算一体集成芯片架构的解决方案,旨在缓解数据传输压力,同时提高大模型推理的能量效率。此外,还深入研究了在存算一体架构下轻量化-存内压缩协同设计的可能性,以实现稀疏网络在存算一体硬件上的稠密映射,从而显著提高存储密度和计算能效。 展开更多
关键词 大语言模型 存算一体 集成芯粒 存内压缩
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Chiplet技术:拓展芯片设计的新边界
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作者 厉佳瑶 张琨 潘权 《集成电路与嵌入式系统》 2024年第2期1-9,共9页
芯粒(Chiplet)是一种将多个小型芯片集成为一个完整的系统芯片的技术,旨在实现芯片的重用、异构集成、性能提升和成本降低等目标。该技术的发展重点主要包括异构集成、新型互连和新型封装。其中,接口互连是Chiplet技术的关键。接口互连... 芯粒(Chiplet)是一种将多个小型芯片集成为一个完整的系统芯片的技术,旨在实现芯片的重用、异构集成、性能提升和成本降低等目标。该技术的发展重点主要包括异构集成、新型互连和新型封装。其中,接口互连是Chiplet技术的关键。接口互连包括物理层接口和数据传输协议,接口和协议的设计需要考虑工艺技术、封装技术、功耗限制和上层应用程序的要求等,串行互连和并行互连是芯片到芯片实体层接口的两种选择。此外,对于不同的传播介质,应运而生出一些新型的互连技术,如光互连和无线互连,它们可以提供更高的带宽、更低的功耗和更灵活的互连拓扑。未来,Chiplet技术有望为电子领域带来重大的突破和发展,促使更加高效、灵活和富有创新性的芯片设计和制造。 展开更多
关键词 芯粒 接口互连标准 光互连 并行互连 串行互连
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Puzzle:面向深度学习集成芯片的可扩展框架
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作者 王梦迪 王颖 +5 位作者 刘成 常开颜 高成思 韩银和 李华伟 张磊 《计算机研究与发展》 EI CSCD 北大核心 2023年第6期1216-1231,共16页
芯粒集成逐渐成为不同场景下敏捷定制深度学习芯片的高可扩展性的解决方案,芯片设计者可以通过集成设计、验证完成的第三方芯粒来降低芯片开发周期和成本,提高芯片设计的灵活性和芯片良率.在传统的芯片设计和商业模式中,编译器等专用软... 芯粒集成逐渐成为不同场景下敏捷定制深度学习芯片的高可扩展性的解决方案,芯片设计者可以通过集成设计、验证完成的第三方芯粒来降低芯片开发周期和成本,提高芯片设计的灵活性和芯片良率.在传统的芯片设计和商业模式中,编译器等专用软件工具链是芯片解决方案的组成部分,并在芯片性能和开发中发挥重要作用.然而,当使用第三方芯粒进行芯片敏捷定制时,第三方芯粒所提供的专用工具链无法预知整个芯片的资源,因此无法解决敏捷定制的深度学习芯片的任务部署问题,而为敏捷定制的芯片设计全新的工具链需要大量的时间成本,失去了芯片敏捷定制的优势.因此,提出一种面向深度学习集成芯片的可扩展框架(scalable framework for integrated deep learning chips)--Puzzle,它包含从处理任务输入到运行时管理芯片资源的完整流程,并自适应地生成高效的任务调度和资源分配方案,降低冗余访存和芯粒间通信开销.实验结果表明,该可扩展框架为深度学习集成芯片生成的任务部署方案可自适应于不同的工作负载和硬件资源配置,与现有方法相比平均降低27.5%的工作负载运行延迟. 展开更多
关键词 片敏捷定制 芯粒 深度学习 神经网络处理器 任务调度
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桑枝皮芯分离芯杆成粒联合机的研制
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作者 陈伍彪 任强胜 陈涛 《纺织科技进展》 CAS 2021年第10期19-22,共4页
介绍了一种连续化桑枝皮芯分离芯杆成粒机械的工艺技术及设备研究。其中皮芯分离采用辊压震动和敲击的方式,通过压枝机构和皮芯分离机构实现;桑枝成粒采用剪切的方式,通过粉碎机构实现,最后通过传送机构和其他辅助机构将其连接成一套连... 介绍了一种连续化桑枝皮芯分离芯杆成粒机械的工艺技术及设备研究。其中皮芯分离采用辊压震动和敲击的方式,通过压枝机构和皮芯分离机构实现;桑枝成粒采用剪切的方式,通过粉碎机构实现,最后通过传送机构和其他辅助机构将其连接成一套连续化生产机械——桑枝皮芯分离芯杆成粒联合机。通过对样机的生产性能试验结果分析,总结出此技术和机械设备的改进方向为环保、高效、轻量化。 展开更多
关键词 桑枝 分离 杆成
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一款400μm^(2)用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器
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作者 王梦豪 赵潇腾 +3 位作者 董志成 张淼 刘术彬 朱樟明 《集成电路与嵌入式系统》 2024年第3期27-34,共8页
高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的... 高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的反相器型连续时间线性均衡器,可在极短距离应用中传输28 Gb/s非归零信号以及56 Gb/s四电平脉冲幅度调制信号。本设计采用28 nm CMOS工艺实现,核心面积仅为400μm^(2)。经过-9.4 dB@14 GHz的极短距离信道后,基于版图的仿真结果表明,所提出的连续时间线性均衡器使28 Gbaud的非归零信号与四电平脉冲幅度调制信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV,56 Gb/s四电平脉冲幅度调制信号工况下功耗为6.12 mW。 展开更多
关键词 连续时间线性均衡器 反相器型 有源电感负载 中频补偿 四电平脉冲幅度调制 芯粒
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Chiplet技术发展与挑战
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作者 刘朝阳 任博琳 +2 位作者 王则栋 吕方旭 郑旭强 《集成电路与嵌入式系统》 2024年第2期10-22,共13页
随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装... 随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。 展开更多
关键词 芯粒 裸片互连 高速串行接口 单端并行接口 UCIe SERDES
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Chiplet封装用有机基板的信号完整性设计
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作者 汤文学 孙莹 周立彦 《电子与封装》 2024年第2期1-8,共8页
芯粒(Chiplet)技术带来了芯片规模、性能和成本的平衡,受到了业界和用户的高度关注。针对不同的Chiplet封装方案,对先进/标准封装方案中电气互连的参数与性能进行比较并解读。基于国内的有机基板工艺,从设计和仿真角度对Chiplet标准封... 芯粒(Chiplet)技术带来了芯片规模、性能和成本的平衡,受到了业界和用户的高度关注。针对不同的Chiplet封装方案,对先进/标准封装方案中电气互连的参数与性能进行比较并解读。基于国内的有机基板工艺,从设计和仿真角度对Chiplet标准封装方案进行技术可行性研究。在合理的端接配置下,信号通道的性能可以达到UCIe的设计要求。结果表明,有机基板的低损耗、灵活布线等特性在一定程度上弥补了硅基板在互连密度和能效方面的短板。该研究为Chiplet通用协议的国产应用转化以及Chiplet封装设计提供了参考。 展开更多
关键词 芯粒 有机基板 信号完整性 国产化应用
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