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锗硅工艺开发过程中的缺陷改善
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作者 周海锋 高剑琴 +5 位作者 谭俊 黄秋铭 钟健 桑宁波 方精训 彭树根 《中国集成电路》 2015年第6期71-74,共4页
随着IC芯片特征尺寸进入45nm以后,锗硅(Si Ge)选择性外延工艺已成为不可或缺的关键性技术。虽然此技术可提升PMOS器件的性能,但其提升程度与器件中的缺陷息息相关。这些缺陷的产生不仅与外延工艺本身相关,也与工艺集成直接有关,会影响... 随着IC芯片特征尺寸进入45nm以后,锗硅(Si Ge)选择性外延工艺已成为不可或缺的关键性技术。虽然此技术可提升PMOS器件的性能,但其提升程度与器件中的缺陷息息相关。这些缺陷的产生不仅与外延工艺本身相关,也与工艺集成直接有关,会影响到后续多道工艺的缺陷检测,更会影响到器件的良率与可靠性。然而,关于此工艺在开发过程中遇到的常见性缺陷并未见相关报道。本文对这些常见性的缺陷进行归类并给出了产生的机理及相应的解决方案,为正在进行锗硅工艺开发的半导体公司和研究者们提供参考与指导。 展开更多
关键词 锗硅选择性外延工艺 缺陷 位错 残留缺陷 缺陷扫描
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