SM4算法CTR模式的高吞吐率ASIC实现 被引量：6

1

作者 王泽芳 唐中剑 《电子器件》 CAS 北大核心 2019年第1期173-177,共5页

针对同时要求安全性能高和吞吐率高的应用场景,基于支持并行实现的计数器模式SM4算法,提出一种高性能、可扩展的电路结构。该结构分离了控制平面和数据平面,并对数据平面进行了参数化,使得电路性能可依据吞吐率需求进行扩展。通过该结构... 针对同时要求安全性能高和吞吐率高的应用场景,基于支持并行实现的计数器模式SM4算法,提出一种高性能、可扩展的电路结构。该结构分离了控制平面和数据平面,并对数据平面进行了参数化,使得电路性能可依据吞吐率需求进行扩展。通过该结构,既可保障数据的安全性能,又可保证较高的吞吐率。FPGA实现结果显示,单通道设计的吞吐率可达14.647Gbit/s,而资源开销仅为7 423 ALMs。在0.18μm CMOS工艺下进行综合的芯片面积为0.271 mm^2。 展开更多

关键词 加密 SM4算法 asic实现 CTR模式 高吞吐率

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LTE-A系统下小区ID盲检算法与ASIC实现研究

2

作者 李贵勇 沈有琪 《中国科技论文》 CAS 北大核心 2017年第2期141-147,153,共8页

LTE-A系统中,小区ID盲检是用户终端(user equipment,UE)与基站(evolved Node base,eNodeB)进行数据通信的关键过程,在这个过程中UE与eNodeB取得时间和频率上的同步,同时UE获取物理层小区ID号。随着协议的不断更新,用户接收端的设计也在... LTE-A系统中,小区ID盲检是用户终端(user equipment,UE)与基站(evolved Node base,eNodeB)进行数据通信的关键过程,在这个过程中UE与eNodeB取得时间和频率上的同步,同时UE获取物理层小区ID号。随着协议的不断更新,用户接收端的设计也在不断改进。从小区ID盲检算法以及硬件实现的角度出发,平衡数据运算的快速准确性与硬件成本、面积、功耗之间的矛盾,提出了1个合理可行的专用集成数字电路(application specific integrated circuit,ASIC)设计方案。最后利用通用验证方法学(universal verification methodology,UVM)验证平台对其进行验证。通过与同类电路模块进行对比,表明所设计方案比其他电路模块的面积小8.8%,功耗低9.3%。 展开更多

关键词 小区ID盲检 asic实现 通用验证方法学验证

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SHA-1算法的高速ASIC实现 被引量：3

3

作者 杜晓婧 李树国 《微电子学与计算机》 CSCD 北大核心 2016年第10期19-23,27,共6页

SHA-1算法是一种国际标准的安全杂凑算法.为提高SHA-1算法的吞吐率,提出了一种新的五合一架构,该架构使SHA-1算法的迭代压缩由原来的80轮变为16轮,并可使每轮中某些f函数和部分加法移到关键路径外,从而缩短了关键路径,提高了吞吐率.在SM... SHA-1算法是一种国际标准的安全杂凑算法.为提高SHA-1算法的吞吐率,提出了一种新的五合一架构,该架构使SHA-1算法的迭代压缩由原来的80轮变为16轮,并可使每轮中某些f函数和部分加法移到关键路径外,从而缩短了关键路径,提高了吞吐率.在SMIC 65nm的工艺下,吞吐率达到12.68Gb/s,高于已发表的同类设计. 展开更多

关键词 SHA-1算法 高吞吐率 asic实现 逻辑化简

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SM4算法CBC模式的高吞吐率ASIC实现 被引量：8

4

作者 符天枢 李树国 《微电子学与计算机》 CSCD 北大核心 2016年第10期13-18,共6页

由于SM4算法在CBC模式下存在从电路的输出端到输入端的反馈路径,所以流水线技术难以提高电路的吞吐率.针对这一问题,提出一种逻辑化简方法,使SM4加解密算法中每一个轮函数的关键路径减少1级异或门延时.基于这种方法,实现了一种4轮合1的... 由于SM4算法在CBC模式下存在从电路的输出端到输入端的反馈路径,所以流水线技术难以提高电路的吞吐率.针对这一问题,提出一种逻辑化简方法,使SM4加解密算法中每一个轮函数的关键路径减少1级异或门延时.基于这种方法,实现了一种4轮合1的SM4电路,在该电路的关键路径中可以减少4级异或门延时,且该电路与本文的其他方案相比有更高的单位面积吞吐率.ASIC实现的综合结果表明,4轮合1的SM4电路在CBC模式下的吞吐率达到5.24Gb/s,高于已发表的同类设计. 展开更多

关键词 SM4 CBC模式 高吞吐率 asic实现

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一种改进的二进制左移模逆算法及其ASIC实现 被引量：1

5

作者 马帅 李树国 《微电子学与计算机》 CSCD 北大核心 2013年第12期1-4,共4页

针对已有的二进制左移模逆算法提出了一种改进算法.这种改进的二进制左移算法相对于原算法,在基本不增加运算步骤的情况下,可以减少电路面积、降低功耗并简化比较逻辑.实验结果表明,改进后的算法与原算法相比,电路面积减小了16.4%,功耗... 针对已有的二进制左移模逆算法提出了一种改进算法.这种改进的二进制左移算法相对于原算法,在基本不增加运算步骤的情况下,可以减少电路面积、降低功耗并简化比较逻辑.实验结果表明,改进后的算法与原算法相比,电路面积减小了16.4%,功耗降低了26.8%,模逆运算速度增加了7.6%. 展开更多

关键词 模逆 左移 低功耗 asic实现

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高精度∑-△音频DAC省面积插值器的设计与ASIC实现

6

作者 付洁 邹月娴 《电声技术》 2008年第7期36-39,共4页

介绍了一种用于∑-△音频DAC中能有效节省面积的插值器设计与ASIC实现方法。阐述了插值器的基本原理及常用设计方法。针对单级多倍插值器电路硬件消耗较大的问题,提出了4级级联多倍插值器结构和串行计算的电路架构。采用Synopsys和Cade... 介绍了一种用于∑-△音频DAC中能有效节省面积的插值器设计与ASIC实现方法。阐述了插值器的基本原理及常用设计方法。针对单级多倍插值器电路硬件消耗较大的问题,提出了4级级联多倍插值器结构和串行计算的电路架构。采用Synopsys和Cadence公司的EDA工具进行了完整的硬件电路设计、仿真和版图设计。芯片留片采用VIS公司3.3V,0.35#m的CMOS工艺。 展开更多

关键词 ∑-△ 音频DAC 插值器 过采样 asic实现

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联合载波恢复的高速均衡器设计及ASIC实现 被引量：3

7

作者 栾志斌 裴玉奎 葛宁 《清华大学学报（自然科学版）》 EI CAS CSCD 北大核心 2012年第12期1698-1702,共5页

单载波超宽带均衡器面临高达600Mb/s速率的挑战,同时要满足高性能、低复杂度以及低功耗的要求。传统均衡器无法同时满足上述要求。为克服传统均衡器结构的不足,该文提出了一种载波恢复与并行均衡器联合的环路结构。仿真结果表明该环路... 单载波超宽带均衡器面临高达600Mb/s速率的挑战,同时要满足高性能、低复杂度以及低功耗的要求。传统均衡器无法同时满足上述要求。为克服传统均衡器结构的不足,该文提出了一种载波恢复与并行均衡器联合的环路结构。仿真结果表明该环路结构同时消除了码间干扰以及载波频偏,达到系统所需的性能要求。整个单载波超宽带接收机在台积电(TSMC)0.13um CMOS工艺下实现了流片,流片结果表明具有联合环路结构的均衡器功耗仅为12.4mW,仅占整个芯片功耗的4%,面积为1.8mm×0.9mm,占整个芯片面积的10%,满足低功耗和低复杂度的需求。 展开更多

关键词 单载波超宽带 并行均衡器 联合载波恢复 asic实现

原文传递

SM3杂凑算法的ASIC设计和实现 被引量：7

8

作者 张倩 李树国 《微电子学与计算机》 CSCD 北大核心 2014年第9期143-146,152,共5页

针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM... 针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM3杂凑算法芯片已经进行了流片,支持填充和暂停功能. 展开更多

关键词 SM3 杂凑算法 asic实现 填充

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数字音频功放处理芯片设计与实现 被引量：1

9

作者 王智韬 王升杨 +2 位作者 胡淑花 雷凯 李挥 《电声技术》 2008年第1期42-44,48,共4页

介绍了一种数字音频功率放大器数字信号处理的基本原理与实现方法。对整个数字音频功放的数字信号处理器的设计进行了详细介绍,并通过Xilinx FPGA工具进行了验证,利用Synopsys工具进行了完整的电路设计、仿真和版图设计。流片采用Charte... 介绍了一种数字音频功率放大器数字信号处理的基本原理与实现方法。对整个数字音频功放的数字信号处理器的设计进行了详细介绍,并通过Xilinx FPGA工具进行了验证,利用Synopsys工具进行了完整的电路设计、仿真和版图设计。流片采用Chartered0.35μm工艺。 展开更多

关键词 数字音频功率放大器 过采样 噪声整形 FPGA实现 asic实现

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64位双精度矩阵分解的优化和硬件实现

10

作者 邱俊豪 宋宇鲲 +1 位作者 陈文杰 侯宁 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2021年第12期1640-1645,共6页

矩阵分解是线性代数中最重要的运算之一,广泛应用于现代通讯和控制。文章提出一种针对浮点矩阵的GR-QR(Givens rotation QR)分解一维线性结构,利用GR-QR分解运算过程中的并行特点,提高运算资源利用率,实现任意阶浮点矩阵分解,并设计实... 矩阵分解是线性代数中最重要的运算之一,广泛应用于现代通讯和控制。文章提出一种针对浮点矩阵的GR-QR(Givens rotation QR)分解一维线性结构,利用GR-QR分解运算过程中的并行特点,提高运算资源利用率,实现任意阶浮点矩阵分解,并设计实现了基于此结构的矩阵分解电路,该电路支持2-32阶双精度浮点矩阵的直接分解。在TSMC28 nm工艺,QR分解器的工作主频为700 MHz,面积为2 mm^(2),计算精度达到10^(-15),性能是1.6 GHz RTX2070的95倍。 展开更多

关键词 QR分解 Givens旋转 asic实现 硬件加速 一维线性结构

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嵌入式系统和FPGA相结合的实时信号处理模块的设计与实现

11

作者 蔡征宇 袁晓妹 《数字技术与应用》 2008年第11期4-6,共3页

本文提出了SEP3203嵌入式系统和FPGA相结合的专用终端控制及数据处理模块的设计与实现。

关键词 ARM嵌入式系统 FPGA应用 FFT的asic实现

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并行高吞吐率多模极化码编码器设计 被引量：1

12

作者 刘丽华 管武 梁利平 《计算机工程》 CAS CSCD 北大核心 2019年第4期72-77,共6页

为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit... 为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit～4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。 展开更多

关键词 极化码编码器 高吞吐率 并行 多模 asic实现

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基于改进QR算法的矩阵分解器设计 被引量：1

13

作者 陈文杰 宋宇鲲 张多利 《电子科技》 2022年第11期21-28,共8页

矩阵分解是矩阵求逆中重要的运算之一,被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷,文中在一种列向量优化QR分解算法的基础上,提出了一种一维线性矩阵分解结构,并完成了其A... 矩阵分解是矩阵求逆中重要的运算之一,被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷,文中在一种列向量优化QR分解算法的基础上,提出了一种一维线性矩阵分解结构,并完成了其ASIC设计。该分解器支持2~32阶矩阵分解运算,在TSMC 28 nm工艺下工作主频为700 MHz。仿真和FPGA测试结果表明,该分解器与MATLAB运算结果的相对误差小于10^(-12)。在执行12阶级以上规模矩阵分解时,该分解器的运算周期相比传统一维线性结构具有2.3倍的加速比。在执行32阶矩阵分解时,该分解器的运算周期相比于NIVIDA RTX2070具有22.8倍的加速比。 展开更多

关键词 矩阵分解 QR分解 Givens旋转 Column-wise Givens Rotation FPGA实现 硬件加速 一维线性结构 asic实现

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