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“存储＋逻辑”3D集成电路的硅通孔可测试性设计 被引量：6
1
作者 叶靖 郭瑞峰 +4 位作者 胡瑜 郑武东 黄宇 赖李洋 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第1期146-153,共8页
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6. 展开更多
关键词 3D集成电路 硅通孔 可测试性设计 jedec协议jesd229 IEEE 1149 1协议
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