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A 270-MHz to 1.5-GHz CMOS PLL clock generator with reconfigurable multi-functions for FPGA
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作者 张辉 杨海钢 +2 位作者 王瑜 刘飞 高同强 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2011年第4期149-154,共6页
A PLL clock generator with reconfigurable multi-functions for FPGA design applications is presented. This clock generator has two configurable operation modes to achieve clock multiplication and phase alignment functi... A PLL clock generator with reconfigurable multi-functions for FPGA design applications is presented. This clock generator has two configurable operation modes to achieve clock multiplication and phase alignment functions,respectively.The output clock signal has advanced clock shift ability such that the phase shift and duty cycle are programmable.In order to further improve the accuracy of phase alignment and phase shift,a VCO design based on a novel quick start-up technique is proposed.A new delay partition method is also adopted to improve the speed of the post-scale counter,which is used to realize the programmable phase shift and duty cycle.A prototype chip implemented in a 0.13-μm CMOS process achieves a wide tuning range from 270 MHz to 1.5 GHz.The power consumption and the measured RMS jitter at 1 GHz are less than 18 mW and 9 ps,respectively.The settling time is approximately 2μs. 展开更多
关键词 pll clock generator reconfigurable vco
原文传递
用于48MHz时钟产生器CMOSPLL
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作者 姜少华 王彬 +3 位作者 陈浩琼 李颖 高清运 秦世才 《南开大学学报(自然科学版)》 CAS CSCD 北大核心 2004年第3期24-27,共4页
本文报导一个用于48M Hz时钟产生器的锁相环.该PLL采用0.25μm n-well CMOS工艺,在2.5V供电电压下,其静态电流为1.44mA.有效版图面积为600μm·335μm.
关键词 时钟产生器 锁相环 vco
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SOC用400~800MHz锁相环IP的设计 被引量:6
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作者 樊勃 戴宇杰 +1 位作者 张小兴 吕英杰 《微电子学》 CAS CSCD 北大核心 2008年第5期743-747,共5页
设计了一个基于锁相环结构、可应用于SOC设计的时钟产生模块。电路输出频率在400~800MHz,使用SMIC0.18μm CMOS工艺进行流片。芯片核心模块工作电压为1.8V和3.3V。根据Hajimi关于VCO中抖动(jitter)的论述,为了降低输出抖动,采用一种全... 设计了一个基于锁相环结构、可应用于SOC设计的时钟产生模块。电路输出频率在400~800MHz,使用SMIC0.18μm CMOS工艺进行流片。芯片核心模块工作电压为1.8V和3.3V。根据Hajimi关于VCO中抖动(jitter)的论述,为了降低输出抖动,采用一种全差动、满振幅结构的振荡器;同时,通过选取合适的偏置电流,实现对环路带宽的温度补偿。流片后测试结果为:输出频率范围400~800MHz,输入频率40~200MHz;在输出频率为800MHz时,功耗小于23mA,周期抖动峰峰值为62.5ps,均方根(rms)值为13.1ps,芯片面积0.6mm2。 展开更多
关键词 时钟产生电路 锁相环 压控振荡器
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应用于超宽带收发机的多相时钟生成器的设计 被引量:2
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作者 刘小峰 刘铛 +1 位作者 李宇根 王志华 《微电子学与计算机》 CSCD 北大核心 2016年第11期87-90,94,共5页
设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下... 设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW. 展开更多
关键词 超宽带收发机 多相时钟生成 锁相环 延时锁定环 双模可配置
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