为提升SRAM型FPGA电路块存储器和配置存储器抗单粒子翻转性能,本文提出一种脉冲屏蔽SRAM单元结构。该结构通过在标准的六管单元中加入延迟结构,增大单元对单粒子事件响应时间,实现对粒子入射产生的脉冲电流屏蔽作用。以64k SRAM作为验...为提升SRAM型FPGA电路块存储器和配置存储器抗单粒子翻转性能,本文提出一种脉冲屏蔽SRAM单元结构。该结构通过在标准的六管单元中加入延迟结构,增大单元对单粒子事件响应时间,实现对粒子入射产生的脉冲电流屏蔽作用。以64k SRAM作为验证电路进行单粒子翻转性能对比,电路的抗单粒子翻转阈值由采用标准六管单元的抗单粒子翻转阈值大于25 Me V·cm2·mg-1提升至大于45 Me V·cm2·mg-1,加固单元面积较标准六管单元增大约21.3%。30万门级抗辐照FPGA电路通过脉冲屏蔽单元结合抗辐照SOI工艺实现,其抗辐照指标分别为:抗单粒子翻转阈值大于37.3 Me V·cm2·mg-1,抗单粒子锁定阈值大于99.8 Me V·cm2·mg-1,抗电离总剂量能力大于200 krad(Si)。展开更多
在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用。但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点。当工艺进入深亚微米技术节点,基于部分耗...在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用。但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点。当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难。为了提高深亚微米SOI工艺电路的可靠性,开展了分析研究。结合SOI工艺器件的结构特点,针对性地进行了ESD防护器件选择,合理设计了器件尺寸参数,并优化设计了器件版图。使用该设计的一款数字电路,通过了4.5 k V人体模型(HBM)的ESD测试。该设计有效解决了深亚微米SOI工艺ESD防护器件稳健性弱的问题。展开更多
基于0.13μm RF SOI CMOS工艺,提出了一种应用于LTE;DD/FDD接收发射模块的低插入损耗的单刀双掷(SPDT)射频开关电路。该电路通过使用绝缘体上硅(SOI)工艺,以及特殊的MOS器件,让设计的开关具有比传统CMOS器件拥有更好的隔离性能,同时实...基于0.13μm RF SOI CMOS工艺,提出了一种应用于LTE;DD/FDD接收发射模块的低插入损耗的单刀双掷(SPDT)射频开关电路。该电路通过使用绝缘体上硅(SOI)工艺,以及特殊的MOS器件,让设计的开关具有比传统CMOS器件拥有更好的隔离性能,同时实现了更低的插入损耗,该电路通过流片后验证,在0.1~3GHz的频率范围内,插入损耗都低于0.5dB,隔离度平均大于30dB,输入功率0.1dB压缩点达到了34dBm,可以满足4代通信的标准。展开更多
Global Foundries近日宣布推出全新的“22FDX”工艺平台，全球第一家实现22nm FD-SOI，专为超低功耗芯片打造。FD-SOI技术仍然采用平面型晶体管，目前并不为业内看好，因为无论Intel还是三星、台积电，22nm时代起就纷纷转入了立体晶体...Global Foundries近日宣布推出全新的“22FDX”工艺平台，全球第一家实现22nm FD-SOI，专为超低功耗芯片打造。FD-SOI技术仍然采用平面型晶体管，目前并不为业内看好，因为无论Intel还是三星、台积电，22nm时代起就纷纷转入了立体晶体管，也就是FinFET。展开更多
文摘为提升SRAM型FPGA电路块存储器和配置存储器抗单粒子翻转性能,本文提出一种脉冲屏蔽SRAM单元结构。该结构通过在标准的六管单元中加入延迟结构,增大单元对单粒子事件响应时间,实现对粒子入射产生的脉冲电流屏蔽作用。以64k SRAM作为验证电路进行单粒子翻转性能对比,电路的抗单粒子翻转阈值由采用标准六管单元的抗单粒子翻转阈值大于25 Me V·cm2·mg-1提升至大于45 Me V·cm2·mg-1,加固单元面积较标准六管单元增大约21.3%。30万门级抗辐照FPGA电路通过脉冲屏蔽单元结合抗辐照SOI工艺实现,其抗辐照指标分别为:抗单粒子翻转阈值大于37.3 Me V·cm2·mg-1,抗单粒子锁定阈值大于99.8 Me V·cm2·mg-1,抗电离总剂量能力大于200 krad(Si)。
文摘在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用。但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点。当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难。为了提高深亚微米SOI工艺电路的可靠性,开展了分析研究。结合SOI工艺器件的结构特点,针对性地进行了ESD防护器件选择,合理设计了器件尺寸参数,并优化设计了器件版图。使用该设计的一款数字电路,通过了4.5 k V人体模型(HBM)的ESD测试。该设计有效解决了深亚微米SOI工艺ESD防护器件稳健性弱的问题。
文摘基于0.13μm RF SOI CMOS工艺,提出了一种应用于LTE;DD/FDD接收发射模块的低插入损耗的单刀双掷(SPDT)射频开关电路。该电路通过使用绝缘体上硅(SOI)工艺,以及特殊的MOS器件,让设计的开关具有比传统CMOS器件拥有更好的隔离性能,同时实现了更低的插入损耗,该电路通过流片后验证,在0.1~3GHz的频率范围内,插入损耗都低于0.5dB,隔离度平均大于30dB,输入功率0.1dB压缩点达到了34dBm,可以满足4代通信的标准。
