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基于二叉树的Verilog多路分支语句综合算法
1
作者 廖俊鸿 刘森 +1 位作者 马铖昱 储著飞 《宁波大学学报（理工版）》 CAS 2024年第2期10-17,共8页
Verilog多路分支语句是硬件描述语言的一种条件语句,在处理器、网络交换和数字信号处理等领域应用广泛,且可通过数据选择器(Multiplexer,MUX)实现资源的极低消耗.现有基于And-Inverter Graph结构的综合工具ABC无法有效综合此类电路.因此... Verilog多路分支语句是硬件描述语言的一种条件语句,在处理器、网络交换和数字信号处理等领域应用广泛,且可通过数据选择器(Multiplexer,MUX)实现资源的极低消耗.现有基于And-Inverter Graph结构的综合工具ABC无法有效综合此类电路.因此,提出了一种新型逻辑网络表达形式MAIG(MUX-And-Inverter Graph),针对Verilog多路分支语句中的显式电路给出了基于二叉树的综合算法.为提高算法的运行效率以及综合质量,首先提取电路特征参数并进行矩阵列变换,进而实现MUX门的个数和层级减少;然后根据矩阵的0、1取值,通过二叉树优化算法划分矩阵递归生成面积小、时延低的MAIG.与学术界综合工具ABC相比,所提算法在工艺映射前电路逻辑门的个数和深度平均优化72%和52%,工艺映射后电路面积和时延平均改善67%和33%. 展开更多
关键词 verilog多路分支语句 数据选择器 二叉树 MAIG
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基于Verilog HDL语言的调频备份发射机控制系统设计与实现
2
作者 龙德威 郑宇堃 《广播与电视技术》 2024年第10期110-114,共5页
随着调频广播事业的发展,发射台的发射频率日益增多,为了降低运维成本并减少各频点备份发射机的数量,本文介绍了一种基于Verilog HDL语言设计的调频发射机备机控制系统。该系统能够控制宽带调频发射机的频率切换、音频源选择以及开关机... 随着调频广播事业的发展,发射台的发射频率日益增多,为了降低运维成本并减少各频点备份发射机的数量,本文介绍了一种基于Verilog HDL语言设计的调频发射机备机控制系统。该系统能够控制宽带调频发射机的频率切换、音频源选择以及开关机操作,从而实现单台发射机备份多个频点的功能。这一方案不仅简化了设备配置,还提高了系统的灵活性和可靠性。 展开更多
关键词 verilog HDL 模块化设计 频率切换 音频切换
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基于Verilog-A的模拟电路行为模型及仿真 被引量：8
3
作者 朱樟明 张春朋 +1 位作者 杨银堂 付永朝 《电子器件》 CAS 2003年第4期396-399,共4页
分析了模拟硬件描述语言Verilog-A的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了模拟开关、带隙基准电压源及运放的Verilog-A行为模型。根据数模转换器(DAC)的特性,基于Verilog-A设计了DAC参数测试模型,也建立8位DAC... 分析了模拟硬件描述语言Verilog-A的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了模拟开关、带隙基准电压源及运放的Verilog-A行为模型。根据数模转换器(DAC)的特性,基于Verilog-A设计了DAC参数测试模型,也建立8位DAC的行为模型。所有行为模型都在CadenceSpectre仿真器中实现了仿真验证。 展开更多
关键词 verilog—a 行为 模型 仿真
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基于FPGA的TANGRAM分组密码算法实现
4
作者 王建新 许弘可 +3 位作者 郑玉崝 肖超恩 张磊 洪睿鹏 《计算机应用研究》 CSCD 北大核心 2024年第1期260-265,共6页
TANGRAM系列分组密码算法是一种采用比特切片方法,适合多种软硬件平台的系列分组密码算法。针对TANGRAM-128/128算法,使用Verilog HDL对该算法进行FPGA实现并提出设计方案。首先,介绍了TANGRAM密码算法的特点和流程,提出了针对TANGRAM... TANGRAM系列分组密码算法是一种采用比特切片方法,适合多种软硬件平台的系列分组密码算法。针对TANGRAM-128/128算法,使用Verilog HDL对该算法进行FPGA实现并提出设计方案。首先,介绍了TANGRAM密码算法的特点和流程,提出了针对TANGRAM密码算法进行44轮加/解密迭代计算的方案,该方案采取有限状态机的方法有效降低了资源消耗;其次,基于国产高云云源平台,完成了基于高云FPGA的算法工程实现,以及功能仿真和数据的正确性验证,同时在QuartusⅡ13.1.0平台上也进行了相关测试,用以比较。测试结果表明,TANGRAM系列分组密码算法基于Altera公司的CycloneⅣE系列EP4CE40F29C6芯片进行工程实现,最大时钟频率为138.64 MHz,加/解密速率为403.30 Mbps;基于高云半导体GW2A-55系列芯片的最大时钟频率为96.537 MHz,加/解密速率为280.80 Mbps。 展开更多
关键词 TANGRAM 分组密码算法 verilog HDL 有限状态机
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基于Verilog-AMS的VCO噪声建模
5
作者 尹勇生 陈志明 邓红辉 《现代电子技术》 2007年第24期166-168,共3页
压控振荡器(VCO)是锁相环(PLL)的关键部件,目前多数研究都着重于VCO的电路级设计。采用Verilog-AMS语言对VCO进行行为建模,同时加入噪声模型,行为级设计中体现噪声。对比有噪声和无噪声的VCO行为模型,利用Cadence Spectre仿真引擎对2个... 压控振荡器(VCO)是锁相环(PLL)的关键部件,目前多数研究都着重于VCO的电路级设计。采用Verilog-AMS语言对VCO进行行为建模,同时加入噪声模型,行为级设计中体现噪声。对比有噪声和无噪声的VCO行为模型,利用Cadence Spectre仿真引擎对2个模型进行了验证,将内嵌VCO行为模型的PLL系统与电路级PLL系统做了对比分析,结论为添加噪声的VCO行为模型更准确,更接近晶体管级电路,对仿真的速度与精度做了较好的折中。 展开更多
关键词 压控振荡器 噪声模型 行为级建模 verilog—aMS
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基于Verilog-AMS的DC-DC变换器行为级稳定性设计
6
作者 李刚 《长治学院学报》 2009年第2期29-32,共4页
论文旨在利用混合信号硬件描述语言Verilog-AMS对DC-DC变换器进行行为级的稳定性分析设计。混合信号硬件描述语言既具有描述数字电路和模拟电路的能力,又具有描述系统行为和电路性能的能力,成为系统级和行为级设计的最佳选择。通过Veril... 论文旨在利用混合信号硬件描述语言Verilog-AMS对DC-DC变换器进行行为级的稳定性分析设计。混合信号硬件描述语言既具有描述数字电路和模拟电路的能力,又具有描述系统行为和电路性能的能力,成为系统级和行为级设计的最佳选择。通过Verilog-AMS为DC-DC变换器各个模块建立行为级模型,行为级模型简化了系统环路稳定性分析和补偿网络的设计,利用Cadence公司的Spectre仿真器对模型进行行为级仿真验证。 展开更多
关键词 verilog—aMS DC—DC变换器 行为级
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CAN总线错误检测系统设计与分析 被引量：1
7
作者 马跃权 葛化敏 朱方野 《集成电路与嵌入式系统》 2024年第8期23-28,共6页
为尽早发现CAN总线上数据传输时发生的错误、及时修复故障节点,设计了一种以FPGA为核心控制器的CAN总线错误检测系统。系统使用Verilog硬件描述语言编写CAN控制器,实现CAN总线协议的解析功能。分析总线上发生错误的类型,能够对位错误、... 为尽早发现CAN总线上数据传输时发生的错误、及时修复故障节点,设计了一种以FPGA为核心控制器的CAN总线错误检测系统。系统使用Verilog硬件描述语言编写CAN控制器,实现CAN总线协议的解析功能。分析总线上发生错误的类型,能够对位错误、填充错误、校验错误、格式错误和应答错误进行检测。检测结果以固定格式封装于UDP数据段,通过UDP驱动程序发送至上位机进行显示。模拟CAN通信环境对系统进行测试,结果表明,系统能够正确检测出CAN总线上发生的错误,对保障总线通信的稳定性方面具有一定的应用价值。 展开更多
关键词 FPGA CAN总线错误检测 CAN控制器 verilog HDL 以太网UDP
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基于Verilog的有限状态机设计与优化 被引量：23
8
作者 孔昕 吴武臣 +1 位作者 侯立刚 周毅 《微电子学与计算机》 CSCD 北大核心 2010年第2期180-183,共4页
研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用XilinxISE和Design Compiler对一个实例进行了综合,分析了其... 研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用XilinxISE和Design Compiler对一个实例进行了综合,分析了其面积、速度和功耗的信息.结果表明,one always的写法需要被摒弃;two always的编码风格适合Moore型状态机;而three always的编码风格适合Mealy型状态机.同时也给出了适合不同设计的最优状态编码. 展开更多
关键词 verilog 有限状态机 编码风格 优化
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基于VerilogHDL的分频器的优化设计 被引量：8
9
作者 张奇惠 武超 +2 位作者 王二萍 蒋俊华 张伟风 《河南大学学报（自然科学版）》 CAS 北大核心 2007年第4期343-346,共4页
基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进... 基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性. 展开更多
关键词 分频器 verilog HDL 优化 FPGA
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ASIC设计中基于Verilog语言的inout(双向)端口程序设计 被引量：6
10
作者 王天盛 李斌桥 +3 位作者 赵毅强 李树荣 裴志军 姚素英 《计算机工程与应用》 CSCD 北大核心 2003年第34期129-132,183,共5页
论文详细介绍了基于Verilog硬件描述语言的inout(双向)端口设计方法,提出了一种与实际情况吻合的仿真方法,并通过CMOS图像传感器控制电路设计中一个可综合的设计实例,指出了设计和仿真中应注意的问题。
关键词 ASIC verilog HDL inout 双向端口 仿真
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基于Verilog HDL的有限状态机设计与描述 被引量：27
11
作者 刘小平 何云斌 董怀国 《计算机工程与设计》 CSCD 北大核心 2008年第4期958-960,共3页
有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例... 有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果。 展开更多
关键词 有限状态机 verilog硬件描述语言 状态编码 独热码 综合
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Verilog HDL语言的AES密码算法FPGA优化实现 被引量：5
12
作者 李浪 邹祎 +1 位作者 李仁发 李肯立 《重庆大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第6期56-64,共9页
AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模... AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。 展开更多
关键词 AES算法 verilog HDL FPGA实现
原文传递
基于Verilog HDL的DDR2 SDRAM控制器设计 被引量：4
13
作者 周亮 王娟 +2 位作者 胡畅华 杨明武 高挺挺 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2010年第8期1253-1256,共4页
文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公... 文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。 展开更多
关键词 DDR2 SDRAM 控制器 verilog HDL FPGA
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基于Verilog HDL的异步FIFO设计与实现 被引量：9
14
作者 魏芳 刘志军 马克杰 《电子技术应用》 北大核心 2006年第7期97-99,106,共4页
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。
关键词 多时钟域 亚稳态 异步 FIFO verilog HDL
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基于国产SOPC的多通道控制模块设计
15
作者 杨龙龙 蔡宁 +2 位作者 荀盼盼 苏世彬 刘任豪 《火炮发射与控制学报》 北大核心 2024年第5期72-77,90,共7页
针对某火炮对击发控制的高可靠性和准确性需求,设计了一种基于国产SOPC的多路信号采集和控制模块,应用于其击发控制。设计了以SOPC为核心控制器的信号采集和控制电路,其中SOPC微内核与内部FPGA之间为双向实时通信机制,硬件采用Verilog ... 针对某火炮对击发控制的高可靠性和准确性需求,设计了一种基于国产SOPC的多路信号采集和控制模块,应用于其击发控制。设计了以SOPC为核心控制器的信号采集和控制电路,其中SOPC微内核与内部FPGA之间为双向实时通信机制,硬件采用Verilog HDL对SOPC进行了逻辑设计和外设电路构架,实现了多信号采集和控制,利用内部微处理器完成与外部设备的通信和数据交互,依托仿真测试平台完成了SOPC的通信时序和功能验证,并利用示波器和上位机进行了测试。测试结果表明,从输入信号满足条件到输出相关信号的时延低至250μs,多次测试的时延误差不超过±10μs,而采用PLC控制器进行击发控制则需要3~8 ms,较好地满足了击发控制的准确性和可靠性要求。 展开更多
关键词 击发控制 SOPC 多信号检测控制 并行总线通信 verilog程序设计
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基于System Verilog的可重用验证平台 被引量：7
16
作者 山蕊 蒋林 李涛 《电子技术应用》 北大核心 2013年第5期128-131,共4页
采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示... 采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100%。 展开更多
关键词 SYSTEM verilog 验证 层次化 可重用
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基于Matlab的并行循环冗余校验Verilog代码自动生成方法 被引量：6
17
作者 薛俊 段发阶 +3 位作者 蒋佳佳 李彦超 袁建富 王宪全 《计算机应用》 CSCD 北大核心 2016年第9期2503-2507,2554,共6页
在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低... 在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。 展开更多
关键词 循环冗余校验 并行计算 MATLAB verilog硬件描述语言 现场可编程门阵列
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基于Verilog的曼彻斯特Ⅱ型码解码器设计 被引量：6
18
作者 吴昊 周越文 +1 位作者 毛东辉 翟颖烨 《计算机测量与控制》 CSCD 北大核心 2012年第7期1989-1991,共3页
为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定... 为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定法解码曼彻斯特Ⅱ型码两种方法,并对不同模块之间同步等问题进行了研究;经过在EDA开发环境中进行时序仿真,结果显示设计满足需求,正确识别了状态/命令同步头,且曼彻斯特Ⅱ型码解码正确无误。 展开更多
关键词 verilog语言 曼彻斯特Ⅱ型码 解码器
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基于System Verilog的SRAM控制器IP核验证 被引量：3
19
作者 周德新 金志威 +1 位作者 王鹏 赵学娟 《电子器件》 CAS 北大核心 2012年第5期619-622,共4页
随着硬件设计复杂度的提高,设计的后期验证在设计生命周期中占据的比重也越来越大。能否对设计进行全面有效的验证,是验证人员所面临的主要问题。采用SystemVerilog语言对SRAM控制器IP核搭建验证环境,并结合SVA断言技术对其实行监控,得... 随着硬件设计复杂度的提高,设计的后期验证在设计生命周期中占据的比重也越来越大。能否对设计进行全面有效的验证,是验证人员所面临的主要问题。采用SystemVerilog语言对SRAM控制器IP核搭建验证环境,并结合SVA断言技术对其实行监控,得出代码及功能覆盖率数据。通过与传统的验证方法对比分析可知,基于SystemVerilog的验证方法更加全面有效,提高了验证质量。 展开更多
关键词 验证 SYSTEM verilog 覆盖率 SVA
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基于Verilog的线阵CCD驱动时序设计 被引量：14
20
作者 付天舒 赵春晖 《光学技术》 CAS CSCD 北大核心 2010年第5期740-743,共4页
针对东芝公司生产的TCD1209D芯片,介绍了一种基于Verilog语言的线阵CCD驱动方案,给出了关键部分的程序代码。采用Modelsim软件对设计方案进行了功能仿真,针对ALTERA公司的现场可编程门阵列EP2C8Q208C8N进行了适配。实验结果表明,该设计... 针对东芝公司生产的TCD1209D芯片,介绍了一种基于Verilog语言的线阵CCD驱动方案,给出了关键部分的程序代码。采用Modelsim软件对设计方案进行了功能仿真,针对ALTERA公司的现场可编程门阵列EP2C8Q208C8N进行了适配。实验结果表明,该设计方案功耗小,抗干扰能力强,可移植性好,具有较高的开发效率。 展开更多
关键词 线阵CCD verilog语言 移植
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